TWI643171B - 移位暫存器及其控制方法 - Google Patents

Abstract

一種移位暫存器包含一控制電路以及一移位暫存電路。控制電路包含一第1級控制單元。第1級控制單元包含一第一電晶體、一第二電晶體以及一第三電晶體。第一電晶體輸出第1級控制訊號。第二電晶體依據一起始訊號導通第一電晶體。第三電晶體依據一第1級下拉訊號截止第一電晶體。第二電晶體與第三電晶體耦接於一操作節點。第一電晶體的一控制端與操作節點具有相同的電壓位準。移位暫存電路依據第1級控制訊號輸出一第1級移位訊號。

Description

移位暫存器及其控制方法

本揭示中所述實施例內容是有關於一種移位暫存器。

移位暫存器用以驅動顯示裝置。一般而言，移位暫存器具有多級架構，且前幾級是透過外部控制電路進行驅動。在現有的驅動方式中，外部控制電路對前幾級的各級移位暫存電路的控制節點(例如：Q點)皆是利用單一顆電晶體進行充電，且該些電晶體皆受同一個訊號控制。在這種情況下，傳輸至該些控制節點的控制訊號(例如：Q(n))可能會發生漏電程度不一致的問題。這可能會使得顯示面板產生局部亮暗線。

本揭示內容之一實施方式係關於一種移位暫存器。移位暫存器包含一控制電路以及一移位暫存電路。控制電路包含一第1級控制單元。第1級控制單元包含一第一電晶體、一第二電晶體以及一第三電晶體。第一電晶體輸出第 1級控制訊號。第二電晶體依據一起始訊號導通第一電晶體。第三電晶體依據一第1級下拉訊號截止第一電晶體。第二電晶體與第三電晶體耦接於一操作節點。第一電晶體的一控制端與操作節點具有相同的電壓位準。移位暫存電路依據第1級控制訊號輸出一第1級移位訊號。

本揭示內容之一實施方式係關於一種移位暫存器的控制方法。控制方法包含：藉由一第一電晶體依據一起始訊號將相應於一第一定電壓的一控制訊號傳輸至一移位暫存電路；藉由一第二電晶體將起始訊號傳輸至第一電晶體的一控制端；藉由一第三電晶體依據一下拉訊號以及一第二定電壓下拉第一電晶體的控制端的一電壓位準；以及藉由移位暫存電路依據控制訊號輸出一移位訊號。

綜上所述，透過應用上述至少一實施例，可使前幾級控制訊號(例如：Q(n))的漏電程度近乎相同，進而改善局部亮暗線的問題。

100‧‧‧移位暫存器

120、200、500、600‧‧‧控制電路

140(1)~140(12)、300、140(n)‧‧‧移位暫存電路

Q(1)、Q(2)、Q(3)、Q(4)、Q(n)、Q(n+k)‧‧‧控制訊號

LC1、LC2‧‧‧操作訊號

HC(1)~HC(8)、HC(n)‧‧‧時脈訊號

G(1)~G(12)、G(n)、G(n+k)‧‧‧移位訊號

202、204、206、208、502、504、506、508、602、604、606、608‧‧‧控制單元

T11、T12、T13、T21、T14、T15、T31、T41、T51、T52、T53、T54、T32、T42、T61、T62、T63、T64、T43、T33‧‧‧電晶體

VGH、VGL‧‧‧定電壓

ST‧‧‧起始訊號

N(1)~N(4)‧‧‧操作節點

V1、V2、V3、V4、V5‧‧‧電壓

VSS‧‧‧參考電壓

T1、T2、T3、T4‧‧‧時間

FS、F1‧‧‧下降邊緣

R4‧‧‧上升邊緣

D1、D2‧‧‧階段

302‧‧‧驅動電路

304‧‧‧上拉電路

306、308、310‧‧‧下拉電路

A(n)、A(1)、A(2)、A(3)、A(4)‧‧‧內部節點

ST(n)、ST(1)、ST(2)、ST(3)、ST(4)‧‧‧內部節點訊號

P(n)、K(n)‧‧‧穩壓節點

C1‧‧‧電容

700‧‧‧控制方法

S710、S720、S730、S740‧‧‧步驟

為讓本揭示之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖是依照本揭示一些實施例所繪示的一種移位暫存器的示意圖；第2圖是依照本揭示一些實施例所繪示的第1圖的控制電路的電路圖；第3圖是依照本揭示一些實施例所繪示的移位暫存電路的 電路圖；第4圖是依照本揭示一些實施例所繪示的第1圖的移位暫存器的部分訊號的時序圖；第5圖是依照本揭示一些實施例所繪示的第1圖的控制電路的電路圖；第6圖是依照本揭示一些實施例所繪示的第1圖的控制電路的電路圖；以及第7圖是依照本揭示一些實施例所繪示的一種移位暫存器的控制方法的流程圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本揭示所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示而言明。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。

請參考第1圖。第1圖是依照本揭示一些實施例所繪示的一種移位暫存器100的示意圖。在一些實施例中，移位暫存器100包含控制電路120以及複數個移位暫存電路。複數 個移位暫存電路例如移位暫存電路140(1)~140(12)。上述移位暫存器100中移位暫存電路的數量僅用以示例，移位暫存電路的各種數量皆在本揭示內容的考量範圍內。

在一些實施例中，控制電路120輸出第1級控制訊號Q(1)至第k級控制訊號。k為一正整數。以第1圖示例而言，k等於4，但本揭示內容不以此數值為限制。換言之，在一些其他的實施例中，k可為其他正整數。以第1圖示例而言，控制電路120分別輸出第1級控制訊號Q(1)、第2級控制訊號Q(2)、第3級控制訊號Q(3)以及第4級控制訊號Q(4)至第1級移位暫存電路140(1)、第2級移位暫存電路140(2)、第3級移位暫存電路140(3)以及第4級移位暫存電路140(4)。

在一些實施例中，第1級移位暫存電路140(1)輸出第五級控制訊號至第五級移位暫存電路140(5)，以驅動第五級移位暫存電路140(5)。第2級移位暫存電路140(2)輸出第六級控制訊號至第六級移位暫存電路140(6)，以驅動第六級移位暫存電路140(6)。以此類推。

在一些實施例中，各移位暫存電路接收操作訊號LC1、操作訊號LC2、時脈訊號HC(1)~HC(8)其中一者以及相應的控制訊號，以輸出移位訊號G(1)~G(12)。舉例而言，第1級移位暫存電路140(1)接收操作訊號LC1、操作訊號LC2、第1級時脈訊號HC(1)以及第1級控制訊號Q(1)，以輸出第1級移位訊號G(1)。其他級移位暫存電路具有相似的內容，故於此不再贅述。

請參考第2圖。第2圖是依照本揭示一些實施例所 繪示的控制電路200的電路圖。在一些實施例中，控制電路200用以實現第1圖的控制電路120。在一些實施例中，控制電路200包含複數級控制單元。以第2圖示例而言，控制電路200包含第1級控制單元202、第2級控制單元204、第3級控制單元206以及第4級控制單元208。

以第1級控制單元202為例，第1級控制單元202包含電晶體T11、電晶體T12以及電晶體T13。電晶體T11的第一端用以接收第一定電壓VGH。電晶體T11的第二端用以輸出第1級控制訊號Q(1)至第1級移位暫存電路140(1)。電晶體T12的第一端耦接電晶體T12的控制端。電晶體T12形成二極體形式(diode-connected)電晶體。電晶體T12的第一端以及電晶體T12的控制端用以接收起始訊號ST。電晶體T12的第二端、電晶體T11的控制端以及電晶體T13的第一端耦接於操作節點N(1)。電晶體T13的控制端用以接收第1級時脈訊號HC(1)。電晶體T13的第二端用以接收第二定電壓VGL。在一些實施例中，第一定電壓VGH高於第二定電壓VGL。

由於電晶體T11的控制端耦接於操作節點N(1)，因此電晶體T11的控制端與操作節點N(1)具有相同的電壓位準。其他的操作節點N(2)~N(4)具有相似內容，故於此不再贅述。

在操作上，電晶體T12依據起始訊號ST導通電晶體T11。電晶體T13依據第1級時脈訊號HC(1)截止電晶體T11。具體而言，電晶體T12依據起始訊號ST導通或截止。當電晶體T12導通(例如：起始訊號ST具有高電壓)時，電晶體T12 將起始訊號ST傳輸至操作節點N(1)，使得電晶體T11依據起始訊號ST導通。接著，電晶體T11傳輸第一定電壓VGH作為第1級控制訊號Q(1)。此時，第1級控制訊號Q(1)相應於第一定電壓VGH。電晶體T13依據第1級下拉訊號導通或截止。以第2圖示例而言，第1級下拉訊號是以第1級時脈訊號HC(1)實現。當第三電晶體T13導通(例如：第1級時脈訊號HC(1)具有高電壓)時，電晶體T13將操作節點N(1)的電壓位準下拉至第二定電壓VGL，使得電晶體T11截止。第1級移位暫存電路140(1)則依據第1級控制訊號Q(1)、第1級時脈訊號HC(1)、操作訊號LC1以及操作訊號LC2輸出第1級移位訊號G(1)。由於其他級控制單元具有相似的電路架構以及操作，故於此不再贅述。

請參考第3圖。第3圖是依照本揭示一些實施例所繪示的移位暫存電路300的電路圖。在一些實施例中，第3圖的移位暫存電路300用以實現第1圖中的第n級移位暫存電路140(n)。n為一正整數。舉例而言，當第3圖的移位暫存電路300用以實現第1圖中的第1級移位暫存電路時，n等於1。

在一些實施例中，移位暫存電路300包含驅動電路302、上拉電路304、第一下拉電路306、第二下拉電路308以及第三下拉電路310。

在一些實施例中，驅動電路302用以依據第n級時脈訊號HC(n)輸出第n級移位訊號G(n)。在一些實施例中，驅動電路302包含電晶體T21。電晶體T21的第一端用以接收第n級時脈訊號HC(n)。電晶體T21的第二端用以輸出第n級移位訊號G(n)。電晶體T21的控制端用以接收第n級控制訊號Q(n)。 在操作上，當電晶體T21依據第n級控制訊號Q(n)導通時，電晶體T21傳輸第n級時脈訊號HC(n)作為第n級移位訊號G(n)。

在一些實施例中，上拉電路304包含內部節點A(n)且用以依據第n級時脈訊號HC(n)輸出第(n+k)級控制訊號Q(n+k)。在一些實施例中，上拉電路304包含電晶體T14以及電晶體T15。電晶體T14的第一端用以接收第n級時脈訊號HC(n)。電晶體T14的第二端耦接於內部節點A(n)。電晶體T14的控制端用以接收第n級控制訊號Q(n)。電晶體T15的第一端用以輸出第(n+k)級控制訊號Q(n+k)。電晶體T15的第二端用以接收第n級移位訊號G(n)。電晶體T15的控制端耦接於內部節點A(n)。在操作上，當電晶體T14依據第n級控制訊號Q(n)導通時，電晶體T14將第n級時脈訊號HC(n)傳輸至內部節點A(n)。位於內部節點A(n)的電壓位準視為內部節點訊號ST(n)。電晶體T15依據位於內部節點A(n)的電壓位準導通或截止。當電晶體T15導通時，電晶體T15傳輸第n級移位訊號G(n)作為第(n+k)級控制訊號Q(n+k)。第n級移位暫存電路140(n)將第(n+k)級控制訊號Q(n+k)傳輸至第(n+k)級移位暫存電路，以驅動第(n+k)級移位暫存電路。

在一些實施例中，第一下拉電路306用以下拉第n級控制訊號Q(n)以及第n級移位訊號G(n)。在一些實施例中，第一下拉電路306包含電晶體T31以及電晶體T41。電晶體T31的第一端用以接收第n級移位訊號G(n)。電晶體T31的第二端用以接收參考電壓VSS。電晶體T31的控制端用以接收第(n+k)級移位訊號G(n+k)。電晶體T41的第一端用以接收第n 級控制訊號Q(n)。電晶體T41的第二端用以接收參考電壓VSS。電晶體T41的控制端用以接收第(n+k)級移位訊號G(n+k)。在操作上，當電晶體T31以及電晶體T41依據第(n+k)級移位訊號G(n+k)導通時，電晶體T31以及電晶體T41分別將第n級移位訊號G(n)以及第n級控制訊號Q(n)下拉至參考電壓VSS。

在一些實施例中，第二下拉電路308用以下拉第n級控制訊號Q(n)以及第n級移位訊號G(n)。在一些實施例中，第二下拉電路308包含電晶體T51、電晶體T52、電晶體T53、電晶體T54、電晶體T32以及電晶體T42。電晶體T51的第一端以及控制端用以接收操作訊號LC1。電晶體T51形成二極體形式電晶體。電晶體T51的第二端耦接電晶體T53的控制端。電晶體T53的第一端用以接收操作訊號LC1。電晶體T53的第二端耦接於第n級穩壓節點P(n)。電晶體T52的第一端耦接電晶體T51的第二端。電晶體T52的第二端用以接收參考電壓VSS。電晶體T54的第一端耦接於第n級穩壓節點P(n)。電晶體T54的第二端用以接收參考電壓VSS。電晶體T52以及電晶體T54的控制端用以接收第n級控制訊號Q(n)。電晶體T32的第一端耦接電容C1且用以接收第n級移位訊號G(n)。電晶體T32的第二端用以接收參考電壓VSS。電晶體T42的第一端用以接收第n級控制訊號Q(n)。電晶體T42的第二端用以接收參考電壓VSS。電晶體T32的控制端以及電晶體T42的控制端耦接於第n級穩壓節點P(n)。

在操作上，當電晶體T51依據操作訊號LC1(例 如：操作訊號LC1具有高電壓)導通時，電晶體T51將操作訊號LC1傳輸至電晶體T53的控制端。當電晶體T53依據操作訊號LC1導通時，電晶體T53將操作訊號LC1傳輸至第n級穩壓節點P(n)。當電晶體T32以及電晶體T42依據位於第n級穩壓節點P(n)的電壓位準導通時，電晶體T32以及電晶體T42分別將第n級移位訊號G(n)以及第n級控制訊號Q(n)下拉至參考電壓VSS。當電晶體T54以及電晶體T52依據第n級控制訊號Q(n)導通時，電晶體T54以及電晶體T52分別將位於第n級穩壓節點P(n)的電壓位準以及位於電晶體T53的控制端的電壓位準下拉至參考電壓VSS。

在一些實施例中，第三下拉電路310用以下拉第n級控制訊號Q(n)以及第n級移位訊號G(n)。在一些實施例中，第三下拉電路310包含電晶體T61、電晶體T62、電晶體T63、電晶體T64、電晶體T43以及電晶體T33。電晶體T61的第一端以及控制端用以接收操作訊號LC2。電晶體T61形成二極體形式電晶體。電晶體T61的第二端耦接電晶體T63的控制端。電晶體T63的第一端用以接收操作訊號LC2。電晶體T63的第二端耦接於第n級穩壓節點K(n)。電晶體T62的第一端耦接電晶體T61的第二端。電晶體T62的第二端用以接收參考電壓VSS。電晶體T64的第一端耦接於第n級穩壓節點K(n)。電晶體T64的第二端用以接收參考電壓VSS。電晶體T62以及電晶體T64的控制端用以接收第n級控制訊號Q(n)。電晶體T33的第一端用以接收第n級移位訊號G(n)。電晶體T33的第二端用以接收參考電壓VSS。電晶體T43的第一端用以接收第n級 控制訊號Q(n)。電晶體T43的第二端用以接收參考電壓VSS。電晶體T33的控制端以及電晶體T43的控制端耦接於第n級穩壓節點K(n)。

在操作上，當電晶體T61依據操作訊號LC2(例如：操作訊號LC2具有高電壓)導通時，電晶體T61將操作訊號LC2傳輸至電晶體T63的控制端。當電晶體T63依據操作訊號LC2導通時，電晶體T63將操作訊號LC2傳輸至第n級穩壓節點K(n)。當電晶體T33以及電晶體T43依據位於第n級穩壓節點K(n)的電壓位準導通時，電晶體T33以及電晶體T43分別將第n級移位訊號G(n)以及第n級控制訊號Q(n)下拉至參考電壓VSS。當電晶體T64以及電晶體T62依據第n級控制訊號Q(n)導通時，電晶體T64以及電晶體T62分別將位於第n級穩壓節點K(n)的電壓位準以及位於電晶體T63的控制端的電壓位準下拉至參考電壓VSS。

在一些實施例中，上述該些電晶體是以N型電晶體實現。在一些其他的實施例中，上述該些電晶體可以以P型電晶體實現。本揭示內容不限制該些電晶體的型式。

請參考第4圖。第4圖是依照本揭示一些實施例所繪示的第1圖的移位暫存器100的部分訊號的時序圖。

請參考第4圖。在一些實施例中，起始訊號ST具有兩個電壓。此兩個電壓分別為電壓V1以及電壓V2。在一些實施例中，電壓V1高於電壓V2。在一些實施例中，電壓V1對應於邏輯值1且電壓V2對應於邏輯值0。在一些實施例中，電壓V1實質上等於第一定電壓VGH且電壓V2實質上等於第二 定電壓VGL。時脈訊號HC(1)~HC(8)具有兩個電壓。此兩個電壓分別為電壓V3以及電壓V4。在一些實施例中，電壓V3高於電壓V4。在一些實施例中，電壓V3對應於邏輯值1且電壓V4對應於邏輯值0。

請同時參考第2圖至第4圖。在時間T1至時間T2(例如：第一充電階段D1)，起始訊號ST具有電壓V1。第1級控制單元202的電晶體T12依據起始訊號ST導通。電晶體T12將起始訊號ST傳輸至操作節點N(1)。此時，位於操作節點N(1)的電壓位準實質上等於電壓V1。電晶體T11依據位於操作節點N(1)的電壓位準導通。電晶體T11將第一定電壓VGH傳輸至第1級移位暫存電路140(1)作為第1級控制訊號Q(1)。此時，第1級控制訊號Q(1)的電壓位準實質上等於第一定電壓VGH，因此電晶體T21導通，電晶體T21傳輸第1級時脈訊號HC(1)作為第n級移位訊號G(n)。由於第1級時脈訊號HC(1)在時間T1至時間T2具有電壓V4，因此電晶體T13截止。

在時間T2，第1級時脈訊號HC(1)從電壓V4上升為電壓V3。第1級控制單元202的電晶體T13依據第1級時脈訊號HC(1)導通。電晶體T13將位於操作節點N(1)的電壓位準下拉成第二定電壓VGL。此時，位於操作節點N(1)的電壓位準實質上等於第二定電壓VGL。由於電晶體T21傳輸第1級時脈訊號HC(1)傳輸作為第n級移位訊號G(n)且第n級移位訊號G(n)會透過電容C1耦合至第1級控制訊號Q(1)，因此第1級控制訊號Q(1)基於電容C1的耦合效應從第一定電壓VGH上升至電壓V5。

在時間T3，第1級時脈訊號HC(1)從電壓V3降為電壓V4。第1級控制單元202的電晶體T13依據第1級時脈訊號HC(1)截止。第1級控制訊號Q(1)從電壓V5降回第一定電壓VGH。

在時間T4，第1級控制訊號Q(1)依據第5級時脈訊號HC(5)下拉至參考電壓VSS。舉例而言，當第5級移位暫存電路140(5)輸出第5級時脈訊號HC(5)作為第5級移位訊號G(5)時，第1級移位暫存電路140(1)的電晶體T41依據第5級移位訊號G(5)導通。當電晶體T41導通時，電晶體T41將第1級控制訊號Q(1)下拉至參考電壓VSS。

以第4圖示例而言，起始訊號ST的下降邊緣FS於時序上早於第1級時脈訊號HC(1)的下降邊緣F1。在一些實施例中，起始訊號ST的下降邊緣FS於時序上不晚於第1級時脈訊號HC(1)的下降邊緣F1。電晶體T13依據第1級時脈訊號HC(1)對位於電晶體T11的控制端的電壓位準進行下拉。等效而言，第1級時脈訊號HC(1)的下降邊緣F1代表電晶體T13完成下拉操作的時間點。假設起始訊號ST的下降邊緣FS於時序上晚於第1級時脈訊號HC(1)的下降邊緣F1。起始訊號ST可能會將位於電晶體T11的控制端的電壓位準再次拉升，使得電晶體T11發生誤開啟。因此，起始訊號ST的下降邊緣FS於時序上不晚於第1級時脈訊號HC(1)的下降邊緣F1。在第4圖中，起始訊號ST的下降邊緣FS於時序上早於第1級時脈訊號HC(1)的下降邊緣F1，可確保起始訊號ST在電晶體T13完成下拉操作之前已回到低電壓。如此，可確保位於電晶體T11的控制端的電壓位 準不會被起始訊號ST再次拉升。

在一些實施例中，起始訊號ST的下降邊緣FS於時序上對齊第k級下拉訊號的上升邊緣。以第1圖示例而言，k等於4，且第4級控制單元208的電晶體T13是受第4級時脈訊號HC(4)控制以下拉電晶體T11的控制端的電壓位準。等效而言，第4級時脈訊號HC(4)用以實現第4級下拉訊號。在第4圖中，起始訊號ST的下降邊緣FS於時序上對齊第4級時脈訊號HC(4)的上升邊緣R4。由於起始訊號ST的脈衝寬度涵蓋第1級時脈訊號HC(1)至第4級時脈訊號HC(4)的上升邊緣，因此可使第1級控制訊號Q(1)、第2級控制訊號Q(2)、第3級控制訊號Q(3)以及第4級控制訊號Q(4)的第一充電階段D1皆被充電至相同的電壓位準。

藉由控制電路120的配置，在第1級控制訊號Q(1)的第一充電階段D1，第1級控制訊號Q(1)會被充電至第一定電壓VGH。當第1級時脈訊號HC(1)在時間T2轉變為高電壓時，位於電晶體T11的控制端的電壓位準被下拉至參考電壓VSS。如此，在第1級控制訊號Q(1)的第二充電階段D2，第1級控制單元202中的電晶體T11的閘極-汲極電壓(Vgd)實質上等於第二定電壓VGL與第一定電壓VGH之間的電壓差，第1級控制單元202中的電晶體T11的源極-汲極電壓(Vsd)實質上等於電壓V5與第一定電壓VGH之間的電壓差。由於第2級控制單元204、第3級控制單元206以及第4級控制單元208具有相似的電路架構，因此在第2級控制訊號Q(2)、第3級控制訊號Q(3)以及第4級控制訊號Q(4)的第二充電階段，該些控制單元中的 電晶體T11的閘極-汲極電壓(Vgd)實質上亦等於第二定電壓VGL與第一定電壓VGH之間的電壓差。如此，前四級的電晶體T11承受相同的偏壓且前四級的控制訊號(例如：控制訊號Q(1)~Q(4))於第二充電階段的漏電程度相同。在這種情況下，可使得前四級的移位暫存電路的輸出能力相近，進而改善局部亮暗線的問題。

請參考第5圖。第5圖是依照本揭示一些實施例所繪示的控制電路500的電路圖。在一些實施例中，控制電路500用以實現第1圖的控制電路120。在一些實施例中，控制電路500包含複數級控制單元。以第5圖示例而言，控制電路500包含第1級控制單元502、第2級控制單元504、第3級控制單元506以及第4級控制單元508。第5圖的內容相似於第2圖，故以下僅針對第5圖與第2圖之間的主要差異進行描述。其餘部分請參考前述實施例，於此不再贅述。

以第5圖示例而言，該些電晶體T13的控制端用以接收相應的移位訊號。舉例而言，第1級控制單元502的電晶體T13的控制端用以接收第1級移位訊號G(1)。如此，當第1級移位訊號G(1)具有高電壓時，電晶體T13將會導通且將位於電晶體T11的控制端的電壓位準下拉至第二定電壓VGL。由於其他級控制單元具有相似的內容，故於此不再贅述。

藉由控制電路500的配置，各級移位訊號(例如：移位訊號G(1)~G(4))作為各級的下拉訊號。由於各級移位訊號在每一幀(frame)內只會被拉升及拉降一次，因此相較於控制電路200的電晶體T13，控制電路500的電晶體T13所遭受的 應力較小。

請參考第6圖。第6圖是依照本揭示一些實施例所繪示的控制電路600的電路圖。在一些實施例中，控制電路600用以實現第1圖的控制電路120。在一些實施例中，控制電路600包含複數級控制單元。以第6圖示例而言，控制電路600包含第1級控制單元602、第2級控制單元604、第3級控制單元606以及第4級控制單元608。第6圖的控制電路600相似於第5圖的控制電路500，故以下僅針對第6圖與第5圖之間的主要差異進行描述。其餘部分請參考前述實施例，於此不再贅述。

以第6圖示例而言，該些電晶體T13的控制端耦接相應的上拉電路304的內部節點A(n)。舉例而言，第1級控制單元602的電晶體T13耦接第1級移位暫存電路140(1)的上拉電路304的內部節點，以接收內部節點訊號ST(1)。如此，當內部節點訊號ST(1)具有高電壓位準時，電晶體T13將會導通且將位於電晶體T11的控制端的電壓位準下拉至第二定電壓VGL。等效而言，位於內部節點A(1)的電壓位準作為用以控制電晶體T13的第1級下拉訊號。換言之，內部節點A(1)的電壓位準實質上相同於第1級下拉訊號的電壓位準。由於其他級控制單元具有相似的內容，故於此不再贅述。

第5圖的控制電路500是以各級移位訊號作為各級下拉訊號。由於各級移位訊號連接至顯示面板的顯示區域以驅動顯示區域的像素，因此各級移位訊號會受到較大的電阻電容延遲(RC delay)影響。在這種情況下，各級移位訊號的波形會不接近方波。相較於此，控制電路600是利用內部節點訊號 ST(1)~ST(4)作為前四級的下拉訊號。相較於各級移位訊號，內部節點訊號ST(1)~ST(4)較接近方波，因此控制電路600的下拉能力較佳。

請參考第7圖。第7圖是依照本揭示一些實施例所繪示的一種移位暫存器的控制方法700的流程圖。為了以較佳的方式理解本揭示內容，控制方法700將搭配第1圖的移位暫存器100的第1級控制單元202進行討論，但本揭示內容不以此為限制。

在步驟S710中，藉由第1級控制單元202的電晶體T11依據起始訊號ST將相應於第一定電壓VGH的第1級控制訊號Q(1)傳輸至第1級移位暫存電路140(1)。

在步驟S720中，藉由第1級控制單元202的電晶體T12將起始訊號ST傳輸至第1級控制單元202的電晶體T11的控制端。在一些實施例中，當電晶體T12依據起始訊號ST導通(例如：起始訊號ST具有高電壓)時，電晶體T12將起始訊號ST傳輸至電晶體T11的控制端。如此，電晶體T11依據起始訊號ST導通。接著，電晶體T11傳輸第一定電壓VGH作為第1級控制訊號Q(1)。此時，第1級控制訊號Q(1)相應於第一定電壓VGH。

在步驟S730中，藉由第1級控制單元202的電晶體T13依據下拉訊號(例如：第1級時脈訊號HC(1))以及第二定電壓VGL下拉第1級控制單元202的電晶體T11的控制端的電壓位準。在一些實施例中，電晶體T13依據第1級時脈訊號HC(1)導通(例如：第1級時脈訊號HC(1)具有高電壓)時，電晶體T13 將操作節點N(1)的電壓位準下拉至第二定電壓VGL。如此，電晶體T11截止。

在步驟S740中，藉由第1級移位暫存電路140(1)依據第1級控制訊號Q(1)輸出第1級移位訊號G(1)。在一些實施例中，第1級移位暫存電路140(1)接收第1級控制訊號Q(1)、第1級時脈訊號HC(1)、操作訊號LC1以及操作訊號LC2，以依據上述該些訊號輸出第1級移位訊號G(1)。

上述敘述中的控制方法700包含示例性的操作，但該些操作不必依上述順序被執行。按照本揭示內容的精神與範圍，本揭示內容的控制方法700中的操作的順序能夠被改變，或者該些操作能夠視情況地同時或部分同時被執行。

綜上所述，透過應用上述至少一實施例，可使前幾級控制訊號(例如：Q(n))的漏電程度近乎相同，進而改善局部亮暗線的問題。

雖然本揭示已以實施方式揭露如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (8)

1. 一種移位暫存器，包含：一控制電路，包含一第1級控制單元，該第1級控制單元包含：一第一電晶體，輸出一第1級控制訊號；一第二電晶體，依據一起始訊號導通該第一電晶體；以及一第三電晶體，依據一第1級下拉訊號截止該第一電晶體，其中該第二電晶體與該第三電晶體耦接於一操作節點，該第一電晶體的一控制端與該操作節點具有相同的電壓位準；以及一移位暫存電路，依據該第1級控制訊號輸出一第1級移位訊號；其中該起始訊號的一下降邊緣於時序上早於該第1級下拉訊號的一下降邊緣。
2. 如請求項1所述的移位暫存器，其中該控制電路輸出該第1級控制訊號至一第k級控制訊號，該起始訊號的該下降邊緣於時序上對齊於一第k級下拉訊號的一上升邊緣，其中k為一正整數。
3. 如請求項1所述的移位暫存器，其中該第1級下拉訊號為該第1級移位訊號。
4. 如請求項1所述的移位暫存器，其中該控制電路輸出該第1級控制訊號至一第k級控制訊號，且該移位暫存電路包含：一驅動電路，依據一第1級時脈訊號輸出該第1級移位訊號；一上拉電路，包含一內部節點且依據該第1級時脈訊號輸出一第(1+k)級控制訊號；一第一下拉電路，下拉該第1級控制訊號以及該第1級移位訊號；一第二下拉電路，下拉該第1級控制訊號以及該第1級移位訊號；以及一第三下拉電路，下拉該第1級控制訊號以及該第1級移位訊號，其中該第1級下拉訊號與該內部節點具有相同的電壓位準，其中k為一正整數。
5. 如請求項4所述的移位暫存器，其中該上拉電路包含：一第四電晶體，該第四電晶體的一第一端接收該第1級時脈訊號，該第四電晶體的一第二端耦接於該內部節點；以及一第五電晶體，該第五電晶體的一第一端輸出該第(1+k)級控制訊號，該第五電晶體的一控制端耦接於該內部節點。
6. 如請求項1所述的移位暫存器，其中該第一電晶體接收一第一定電壓，該第三電晶體接收一第二定電壓，且該第一定電壓高於該第二定電壓。
7. 如請求項1所述的移位暫存器，其中該第二電晶體的一控制端接收該起始訊號，該第二電晶體的一端耦接該第二電晶體的該控制端。
8. 一種移位暫存器的控制方法，包含：藉由一第一電晶體依據一起始訊號將相應於一第一定電壓的一控制訊號傳輸至一移位暫存電路；藉由一第二電晶體將該起始訊號傳輸至該第一電晶體的一控制端；藉由一第三電晶體依據一下拉訊號以及一第二定電壓下拉該第一電晶體的該控制端的一電壓位準；以及藉由該移位暫存電路依據該控制訊號輸出一移位訊號；其中該起始訊號的一下降邊緣於時序上早於該下拉訊號的一下降邊緣。