TWI642058B - 半導體儲存裝置 - Google Patents

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Abstract

本發明提供一種半導體儲存裝置，改善資料的高溫保持特性。本發明的快閃記憶體包括抹除儲存單元陣列的選擇儲存單元的抹除部件，抹除部件更包含：施加部件，在開始選擇儲存單元的抹除動作之前，對監控用儲存單元施加監控用抹除脈衝；校驗部件，進行施加有監控用抹除脈衝的監控用儲存單元的校驗；以及決定部件，基於校驗部件的校驗結果來決定ISPE條件。抹除部件依照所決定的ISPE條件來抹除儲存單元。

Description

半導體儲存裝置
本發明涉及一種非揮發性的半導體儲存裝置，尤其涉及快閃記憶體（flash memory）的編程（program）及抹除。
快閃記憶體作為記憶元件（storage device）而被廣泛利用於數位照相機（digital camera）、智慧手機（smartphone）等電子設備中。在此類市場中，對於快閃記憶體要求小型化、大容量化，且要求高速化、低功耗化。進而，對於快閃記憶體，還要求一定的資料可複寫數次或資料保持特性等。
典型的快閃記憶體中，在對資料進行編程時，使電子蓄積於浮動閘極（floating gate）中，使儲存單元（memory cell）的閾值電壓向正方向偏移（shift），在抹除資料時，從浮動閘極釋放電子，使儲存單元的閾值電壓向負方向偏移。此種編程及抹除必須以儲存單元的閾值進入“0”、“1”的分佈寬度內的方式受到控制。而且，在儲存單元儲存多個位元的情況下，必須進一步以進入“00”、“01”、“10”、“11”的分佈寬度內的方式進行控制。
快閃記憶體中，已知的是，若推進儲存單元的小型化，則耐久（endurance）特性或資料保持特性的劣化將變得顯著（專利文獻1、非專利文獻1）。圖1是表示編程/抹除的循環（cycle）特性的圖表，縱軸為儲存單元的閾值，橫軸為編程/抹除的循環數。其中ΔVSS 為次臨界斜率降低（subthreshold slope （SS） degradation），ΔVMG 為中間隙電壓偏移（midgap voltage （VMG） shifts）。由該圖1亦可明確的是，在10-1000循環附近為止，編程/抹除的儲存單元的閾值Vt幾乎不會發生變化，但從超過數千次左右開始，閾值Vt逐漸向正方向偏移。推測其原因之一是：隨著編程/抹除的循環數的增加，電子被閘極氧化膜捕獲（trap），因電子的穿隧（tunneling），閘極氧化膜其自身發生劣化。專利文獻1中，將反映編程/抹除的循環特性的、編程時的脈衝（pulse）的電壓資訊與抹除時的脈衝的電壓資訊儲存於備用（spare）區域中，基於該資訊來進行編程及抹除，由此抑制對儲存單元的過剩的應力（stress），或者實現抹除時間的縮短。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利第5583185號公報 [非專利文獻1]NAND快閃記憶元件的新的編程/抹除循環劣化機制，阿爾伯特·費路西等人，快閃核心技術實驗室，三星電子有限公司，IEDM09-823，P34.2.1-2.4（The new program/Erase Cycling Degradation Mechanism of NAND Flash Memory Devices, Albert Fayrushin, et al. Flash Core Technology Lab, Samsung Electronics Co, Ltd, IEDM09-823, P34.2.1-2.4）。 [發明所要解決的問題]
如上所述，伴隨編程/抹除的循環數增加，當閘極絕緣膜等發生劣化，編程/抹除的儲存單元的閾值Vt朝正方向偏移時，儲存單元在高溫下的資料保持特性（High Temperature Data Retention，HTDR）發生惡化。因此，期望伴隨循環數的增加而使儲存單元的閾值盡可能不會上升。
本發明的目的在於解決此種問題，提供一種改善高溫下的資料保持特性的半導體儲存裝置。 進而，本發明的目的在於提供一種伴隨編程/抹除循環數的增加而抑制儲存單元的閾值上升的半導體儲存裝置。 [解決問題的技術手段]
本發明的半導體儲存裝置包括：非揮發性的儲存單元陣列（memory cell array）；以及抹除部件，抹除所述儲存單元陣列的選擇儲存單元，所述抹除部件更包含：監控部件，在開始選擇儲存單元的抹除動作之前，對監控用儲存單元的閾值變化進行監控；以及決定部件，基於所述監控部件的監控結果來決定抹除電壓。
優選的是，所述監控部件包含：施加部件，對監控用儲存單元施加比所述抹除部件時施加的抹除電壓小的監控用抹除電壓；以及校驗（verify）部件，對施加有監控用抹除電壓的監控用儲存單元進行校驗，所述決定部件基於所述校驗部件的校驗結果來決定抹除電壓。優選的是，所述決定部件基於所述校驗部件的校驗結果來決定與編程/抹除的循環數相應的抹除電壓。優選的是，所述決定部件隨著循環數增加而加大抹除電壓。優選的是，所述決定部件決定抹除脈衝的初始電壓值。優選的是，所述決定部件決定抹除脈衝的階梯電壓（step voltage）。優選的是，所述決定部件隨著循環數增加而減少抹除脈衝的最大施加次數。優選的是，所述校驗部件從監控用儲存單元的多個閾值中判定中央值的閾值。優選的是，所述監控用儲存單元是由所述抹除部件所選擇的區塊的儲存單元。優選的是，所述監控用儲存單元是所述所選擇的區塊（block）的未被使用者使用的區域的儲存單元。
本發明的半導體儲存裝置包括：非揮發性的儲存單元陣列；以及編程部件，對所述儲存單元陣列的選擇儲存單元進行編程，所述編程部件更包含：監控部件，在進行選擇儲存單元的編程動作之前，對監控用儲存單元的閾值變化進行監控；以及決定部件，基於所述監控部件的監控結果來決定編程電壓。
優選的是，所述監控部件包含：施加部件，對監控用儲存單元施加比所述編程部件時施加的編程電壓小的監控用編程電壓；以及校驗部件，對施加有監控用編程電壓的監控用儲存單元進行校驗，所述決定部件基於所述校驗部件的校驗結果來決定編程電壓。優選的是，所述決定部件基於所述校驗部件的校驗結果來決定與編程/抹除的循環數相應的編程電壓。優選的是，所述決定部件隨著循環數增加而減小編程電壓。優選的是，所述決定部件決定編程脈衝的初始電壓值。優選的是，所述決定部件決定編程脈衝的階梯電壓。優選的是，所述校驗部件從監控用儲存單元的多個閾值中判定中央值的閾值。優選的是，所述監控用儲存單元是由所述編程部件所選擇的頁面的儲存單元。優選的是，所述監控用儲存單元是所述所選擇的頁面的未被使用者使用的區域的儲存單元。 [發明的效果]
根據本發明，在抹除或編程時對監控用儲存單元的閾值變化進行監控，基於監控結果來決定抹除電壓或編程電壓，因此能夠抑制伴隨編程/抹除的循環次數的增加引起的閾值上升。其結果，能夠較以往改善儲存單元的資料保持特性，尤其是高溫下的資料保持特性。
接下來，參照附圖來詳細說明本發明的實施方式。快閃記憶體的用途之一有儲存大容量的資料。例如複製（dubbing）記錄在數位通用光碟（Digital Versatile Disc，DVD）中的資料或保存由數位照相機等所拍攝的資料。用於此種用途的快閃記憶體複寫大容量資料的次數相對較少，因此未必要求嚴格的耐久性，但相反，要求優異的資料保持特性。另一方面，對於用於電源監控或安防（security）的快閃記憶體，要求嚴格的耐久性。本實施例中，提供對於儲存單元而言為最佳的編程電壓及抹除電壓，抑制伴隨循環數的增加引起的儲存單元的閾值變動，且抑制儲存單元的急遽劣化，提供經改善的耐久特性及資料保持特性。 [實施例]
本實施例的NAND型快閃記憶體10包括：記憶體陣列100，具有排列成矩陣狀的多個儲存單元；輸入/輸出緩衝器（buffer）110，連接於外部輸入/輸出端子I/O；位址暫存器（address register）120，從輸入/輸出緩衝器110接收位址資料（address data）；資料暫存器130，保持輸入/輸出的資料；初始資訊設定部140，在非揮發性儲存區域中設定編程脈衝電壓或抹除脈衝電壓的初始值、與第二次以後施加的脈衝電壓的差值（階梯電壓）、可施加脈衝的最大次數等初始資訊；控制器（controller）150，生成控制信號C1、C2、C3等，該控制信號C1、C2、C3等是基於來自輸入/輸出緩衝器110的命令資料（command data）或外部控制信號（未圖示的晶片啟動（chip enable）CE、命令鎖存啟動CLE、位址鎖存啟動ALE、就緒/忙碌（ready/busy）RY/BY等）來控制各部；字元線（word line）選擇電路160，對來自位址暫存器120的列位址資訊Ax進行解碼（decode），並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器（page buffer）/讀出電路170，保持從由字元線選擇電路160所選擇的頁面讀出的資料，或者保持對所選擇的頁面的寫入資料；行選擇電路180，對來自位址暫存器120的行位址資訊Ay進行解碼，並基於該解碼結果來選擇儲存單元的行；以及內部電壓產生電路190，生成資料的讀出、編程及抹除、校驗等所需的電壓（步進式增量脈衝編程（Incremental Step Pulse Program，ISPP）的編程電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、步進式增量脈衝抹除（Incremental Step Pulse Erase，ISPE）的抹除電壓Vers）等。
記憶體陣列100具有沿行方向配置的多個區塊BLK（0）、BLK（1）、…、BLK（m）。在各區塊內，形成有多個反及串（string），一個反及串是包含串聯連接的多個儲存單元、連接於儲存單元的其中一個端部的位元線（bit line）側選擇電晶體（transistor）、以及連接於儲存單元的另一個端部的源極線（source line）側選擇電晶體而構成。位元線側選擇電晶體連接於對應的一條位元線GBL，源極線側選擇電晶體連接於共用源極線。各儲存單元的控制閘極連接於各字元線，位元線側選擇電晶體及源極線側選擇電晶體的閘極分別連接於選擇閘極線SGD、SGS。字元線選擇電路160基於列位址資訊Ax來選擇區塊，並經由該區塊的選擇閘極線SGD、SGS來選擇性地驅動位元線側選擇電晶體及源極線側選擇電晶體。
表1是表示在快閃記憶體的各動作時施加的偏電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對選擇字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），將位元線側選擇電晶體、源極線側選擇電晶體導通，將共用源極線SL設為0 V。在編程動作時，對選擇字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對區塊內的選擇字元線施加0 V，對P阱施加高電壓（例如18 V），將浮動閘極的電子抽出至基板，從而以區塊為單位來抹除資料。表1
接下來，對本實施例的快閃記憶體的抹除動作及編程動作的詳細情況進行說明。在抹除動作中，當編程/抹除的循環數增加時，某儲存單元中容易抹除，而某儲存單元中難以抹除，即便施加相同的抹除電壓，兩者的閾值的偏移量也會相對不同。即，會產生下述事態：從某儲存單元會釋放出足夠的電子，達到“1”的閾值分佈寬度內，但從某儲存單元未釋放出足夠的電子，未達到“1”的閾值分佈寬度內。因此，為了更準確或有效地進行電子從儲存單元的釋放，使用步進式增量脈衝抹除（Incremental Step Pulse Erase）方式。ISPE方式如圖3（A）所示，對選擇區塊施加初始的抹除脈衝Vers0，在通過抹除校驗判定為抹除不合格的情況下，施加比抹除脈衝Vers0高一階電壓的抹除脈衝Vers1，使抹除脈衝的電壓依序增加，直至判定為區塊內的所有儲存單元的抹除合格為止。在初始資訊設定部140中，預先儲存有包含抹除脈衝Vers0的初始值、階梯電壓、抹除脈衝的最大施加次數等的初始資訊，控制器150在進行抹除動作時，參照該初始資訊。另外，如果即便施加最大施加次數的抹除脈衝，抹除校驗仍不合格，則將該區塊作為壞區塊（bad block）來進行管理。
編程時也同樣，並不限於在所有儲存單元的浮動閘極中均勻地蓄積電子。若在某儲存單元中容易注入電子，而在某儲存單元中難以注入電子，則即便對兩者施加相同的編程電壓，兩者的閾值的偏移量也會相對不同。即，會產生下述事態：在某儲存單元中會蓄積有足夠的電子，達到“0”的閾值分佈寬度內，而在某儲存單元中未蓄積足夠的電子，未達到“0”的閾值分佈寬度內。因此，為了準確或有效地進行電子向儲存單元中的注入，使用步進式增量脈衝編程（Incremental Step Pulse Program，ISPP）方式。ISPP方式如圖3（B）所示，對選擇頁面施加初始的編程脈衝Vpgm0，在通過編程校驗而判定為不合格的情況下，施加比初始的編程脈衝Vpgm0高一階電壓的編程脈衝Vpgm1，使編程脈衝的電壓依序增加，直至判定為頁面內的所有儲存單元的編程合格為止。在初始資訊設定部140中，預先設定有包含編程脈衝Vpgm0的初始值、階梯電壓、編程脈衝的最大施加次數等的初始資訊，控制器150在進行編程動作時，參照該初始資訊。另外，如果達到最大施加次數而編程校驗仍不合格，則判定為編程失敗。
如圖1所示，當編程/抹除的循環數增加時，因隧道氧化膜的劣化或電子被其捕獲等原因，編程/抹除的儲存單元的閾值電壓Vt會朝正方向偏移。若閾值上升，則資料保持特性會發生惡化，因此本實施例中，抑制伴隨循環數的增加引起的儲存單元的閾值Vt的上升。優選的是，在編程或抹除時，對監控用儲存單元的閾值變化進行監控，並基於該監控結果來決定與循環次數相應的編程電壓/抹除電壓，以免儲存單元的閾值上升。以往的方法是基於初始資訊設定部140所儲存的初始資訊來決定編程電壓/抹除電壓，但本實施例採用基於監控結果來動態地變更初始資訊設定部140中儲存的初始資訊的方案（scheme）。
抹除方案 圖4表示本實施例的抹除動作的功能結構。控制器150通過執行編程或者狀態機（state machine）來進行抹除動作。抹除動作200包含監控用抹除脈衝施加部210、監控用校驗部220及ISPE條件決定部230。
本實施例中，在施加基於ISPE的主要的抹除脈衝之前，進行監控用儲存單元的閾值的偏移量（或抹除速度）的監控。優選的是，監控用儲存單元是在抹除時所選擇的區塊內的未被使用者使用的區域的多個儲存單元或專用的標記單元（flag cell）。監控用儲存單元全部儲存有資料“0”。根據未被使用者使用的區域的限定數量的監控用儲存單元的閾值的偏移量，判定選擇區塊內的整體的儲存單元的閾值的偏移量。例如，若選擇區塊包含64頁面，一頁面為2 KB，則在一個區塊內包含1 Mb的儲存單元，對該些所有儲存單元的閾值的偏移量進行監控將非常繁瑣，因此對未被使用者使用的區域的一定數量的監控用儲存單元進行監控，以減輕運算處理等的負載。但是，這只是一例，監控用記憶體也可為選擇區塊內的其他區域的儲存單元。
監控用抹除脈衝施加部210如圖5所示，在施加基於ISPE的主要的抹除脈衝之前，對選擇區塊施加電壓位準比通過ISPE而施加的最初的抹除脈衝Vers0低的監控用抹除脈衝MP。監控用抹除脈衝MP的電壓位準及其施加時間是預先設定的。圖6是示意性地表示施加有監控用抹除脈衝MP時的監控用儲存單元的閾值變化的圖。其中EV為抹除校驗（Erase Verify）。當對監控用儲存單元施加監控用抹除脈衝MP時，資料“0”的閾值分佈寬度MM_A朝負方向偏移，成為閾值分佈寬度MM_B。
監控用校驗部220進行施加有監控用抹除脈衝MP的監控用儲存單元的校驗。通過對閾值分佈寬度MM_B進行校驗，從而對監控用儲存單元的閾值的偏移量（或抹除速度）進行檢驗（check）。在優選例中，通過監控用校驗，從閾值分佈寬度MM_B中算出中央值的閾值，將其作為監控用儲存單元的閾值的偏移量或抹除速度。但是，這只是一例，也可算出閾值分佈寬度MM_B的閾值的平均值。
圖7表示具體的中央值的算出例。此處，為了便於理解說明，設監控用儲存單元為七個（M1～M7）。監控用校驗部220對於閾值分布寬度MM_B，例如從電壓低者朝高者進行掃描，以檢測中央值。圖例中展示了利用監控用校驗MV1、MV2、MV3、MV4、MV5來掃描閾值分佈寬度MM_B的情況，監控用校驗MV1～MV5分別以讀出電壓VR1、VR2、VR3、VR4、VR5來進行校驗。讀出電壓的差值為ΔVR，VR2=VR1+ΔVR、VR3=VR1+2ΔVR、VR4=VR1+3ΔVR、VR5=VR1+4ΔVR。
監控用儲存單元為七個，因此第四個閾值為整體的儲存單元的中央值。圖例中，在監控用校驗MV1、MV2中，所有儲存單元的閾值大於VR1，校驗為不合格，在監控用校驗MV3中，五個儲存單元的閾值大於VR3，尚未達到中央值，因此校驗為不合格。在監控用校驗MV4中，三個儲存單元的閾值大於VR4，達到中央值，因此校驗為合格。即，具備中央值的閾值的儲存單元存在於VR3與VR4之間，在此時刻，將最大的讀出電壓VR4決定為閾值的偏移量。監控用校驗部220將校驗結果提供給ISPE條件決定部230。而且，在進行監控用校驗MV1～MV5的結果為無法獲得中央值的閾值的合格的情況下，將最終步驟的監控用校驗的讀出電壓（在本例的情況下為VR5）決定為閾值的偏移量，並將該結果提供給ISPE條件決定部230。此處應留意的是，監控用校驗部220存在儲存單元的閾值為負的情況，為了可進行負的閾值的讀出，進行從源極線側供給電壓的所謂的反讀（reverse read）。
ISPE條件決定部230基於在監控用校驗部220中合格的校驗電壓VR4（閾值的中央值），決定與選擇區塊的編程/抹除的循環次數相應的最佳的ISPE條件。即，當循環次數增加時，存在抹除速度變慢，閾值的偏移量變小的傾向。因此，ISPE條件決定部230隨著循環次數的增加而加大抹除電壓。在一個優選例中，ISPE條件決定部230基於根據經驗法則或已知的測定資料等獲得的循環次數與閾值的變化量的關係（對兩者的關係進行規定的表、或者對兩者的關係進行規定的函數等），決定與在監控用校驗中所判定的儲存單元的閾值的偏移量對應的ISPE條件，即抹除電壓的初始值、階梯電壓、抹除脈衝的最大施加次數等。ISPE條件決定部230將所決定的內容與在初始資訊設定部140中設定的初始資訊進行比較，若兩者不同，則變更初始資訊。
初始資訊設定部140如圖5所示，包含抹除脈衝的初始值Vint、其階梯電壓Vs及抹除脈衝的最大施加次數（圖例中為Vers0～Vers3為止的四次）。ISPE條件決定部230根據監控用校驗部220的監控結果來推測循環次數，若抹除速度變慢，則將抹除脈衝的初始值Vint加上最佳的修正值ΔVint，將初始抹除電壓變更為Vint+ΔVint。進而，將階梯電壓Vs加上最佳的修正值ΔVs，將階梯電壓變更為Vs+ΔVs。進而，通過提高抹除脈衝的初始值及階梯電壓，對儲存單元的應力增加，因此也可減少抹除脈衝的最大施加次數。
接下來，將本實施例的抹除動作的流程示於圖8。在從外部收到抹除命令及位址時，控制器150執行與該抹除命令相應的抹除序列（sequence）。控制器150判定抹除命令是否要求與編程/抹除的循環次數相應的動態抹除（S100）。若未要求動態抹除，則進行通常的抹除。
在要求有動態抹除的情況下，控制器150參照列位址的冗餘資訊，對與不良位址（例如全域位元線（global bit line）的開路（open）不良的位址等）對應的頁面緩衝器/讀出電路170的鎖存器設置遮罩資料（mask data）（S110）。即，作為遮罩資料，對鎖存器設置“1”，在監控用校驗時，無論儲存單元的狀態如何，均作為合格（Pass）來處理。通過將冗餘的位址強制性地設為“1”，從而能夠避免因不良造成的誤判定。
接下來，對選擇區塊施加監控用抹除脈衝（S120）。施加監控用抹除脈衝時的偏壓條件是與抹除動作時相同，但對P阱施加的監控用抹除脈衝的電壓比通常的ISPE時施加的抹除脈衝的電壓小。接下來，監控用校驗部220為了對選擇區塊的最初頁面進行校驗，設置PA=0（S130）。接下來，監控用校驗部220將最初的讀出電壓VR設定為VR1（S140），如圖7所示，進行監控用儲存單元的校驗（S150）。若校驗為不合格（Fail），則將讀出電壓VR變更為VR=VR+ΔVR（S160），若未達到預先規定的最大施加次數，則反覆進行監控用校驗。當讀出電壓VR的變更達到最大次數時（S170），在此時刻結束監控用校驗，並轉移至通常的抹除流程。而且，當監控用校驗為合格（Pass）時（S150），判定是否為選擇區塊的最後的頁面（S190），若並非最後的頁面，則設定PA=+1（S190），反覆進行下個頁面的監控用校驗。另外，該動作序列展示了對所有頁面進行取樣（sampling）的示例。若在對所有頁面進行取樣之前，在閾值的上限值時即使有一次發生了校驗的不合格的情況下，就以最大的讀出電壓（圖7的示例中為VR5）為基準來決定偏移量，若在即便對所有頁面進行取樣，一次都沒有發生校驗的不合格的情況下，則以所有頁面的檢測出的閾值中的、最大的讀出電壓（圖7的示例中為VR1～VR5中的任一個）為基準來決定偏移量。
接下來，當監控用校驗結束時或者未要求動態抹除時，執行選擇區塊的抹除。ISPE條件決定部230讀出在初始資訊設定部140中設定的初始資訊，決定ISPE條件（S200）。在未要求動態抹除的情況下，ISPE條件決定部230依照所設定的初始資訊來決定ISPE條件。在要求有動態抹除的情況下，基於根據監控用校驗的結果而獲得的閾值的中央值來決定與循環次數相應的ISPE條件。在該條件與所設定的初始資訊不同的情況下，變更初始資訊。
接下來，與步驟S110時同樣，控制器150對不良位址設置遮罩資料，進行不良位址的遮罩處理（S210）。接下來，依照所決定的ISPE條件來實施基於ISPE的抹除（S220），隨後，實施通常的抹除校驗（S230）。若在抹除校驗中為不合格，則再次對不良位址設置遮罩資料，反覆進行抹除動作。當抹除校驗合格時，抹除結束。 編程方案
接下來，對本發明的編程動作進行說明。圖9是表示本實施例的編程動作300的功能結構的方區塊圖。編程動作300包含監控用編程脈衝施加部310、監控用校驗部320、ISPP條件決定部330。
監控用編程脈衝施加部310在施加基於ISPP的主要的編程脈衝之前，對選擇頁面施加電壓位準比ISPP時施加的最初的編程脈衝Vpgm0低的監控用編程脈衝。監控用編程脈衝MPP的電壓位準及其施加時間是預先設定的。圖10是示意性地表示施加有監控用編程脈衝MPP時的儲存單元的閾值變化的圖。在監控用儲存單元中，儲存有資料“1”，當對該監控用儲存單元施加監控用編程脈衝MPP時，資料“1”的閾值分佈寬度MM_C朝正方向偏移，成為閾值分佈寬度MM_D。
監控用校驗部320實質上是進行與監控用校驗部220同樣的動作。即，通過多個校驗讀出電壓來掃描閾值分佈寬度MM_D，判別閾值的中央值。另外，在該監控用校驗中，也是實施從源極線側供給電壓的反讀，以便能夠讀出負的閾值。
ISPP條件決定部330基於監控用校驗部320的校驗結果來決定與編程/抹除的循環次數相應的最佳的ISPP條件。即，當循環次數增加時，編程速度變快，閾值的偏移量變大，因此ISPP條件決定部330隨著循環次數的增加，減小編程電壓。在一個優選例中，ISPP條件決定部330基於根據經驗法則或已知的測定資料等而獲得的循環次數與閾值的變化量的關係（對兩者的關係進行規定的表、或者對兩者的關係進行規定的函數等），來決定與在監控用校驗中判定出的儲存單元的閾值的偏移量對應的ISPP條件，即編程電壓的初始值、階梯電壓、編程脈衝的最大施加次數等。ISPP條件決定部330對所決定的內容與在初始資訊設定部140中設定的初始資訊進行比較，若兩者不同，則變更初始資訊。
初始資訊設定部140如圖11所示，包含編程脈衝的初始值Vint、其階梯電壓Vs及編程脈衝的最大施加次數（圖例中為Vpgm0～Vpgm3為止的四次）。ISPP條件決定部330根據監控用校驗部320的監控結果來推測循環次數，若編程速度加速，則將編程脈衝的初始值Vint減去修正值ΔVint，將初始編程電壓變更為Vint-ΔVint。進而，將階梯電壓Vs變更為最佳的修正值Vs-ΔVs（ΔVs＜Vs）。
接下來，將本實施例的編程動作的流程示於圖12。其中PV為編程校驗（Program Verify）。控制器150在從外部收到編程命令、位址及編程資料時，執行與該編程命令相應的編程序列。控制器150判定編程命令是否要求與編程/抹除的循環次數相應的動態抹除（S300）。若未要求動態編程，則進行通常的編程。
另一方面，在要求有動態編程的情況下，控制器150能夠進行監控用儲存單元的編程，因此對與監控用儲存單元的位址對應的頁面緩衝器/讀出電路170的鎖存器設置資料“0”（S310）。該資料設置是通過內部電路來實施。接下來，對選擇頁面施加監控用編程脈衝（S320）。施加監控用編程脈衝時的偏壓條件與編程動作時相同，但對選擇字元線施加的監控用編程脈衝的電壓比在通常的ISPP時施加的編程脈衝的電壓小。接下來，監控用校驗部320設定為最初的讀出電壓VR=VR1（S330），進行監控用儲存單元的校驗（S340）。若校驗為不合格（Fail），則判定讀出電壓VR的變更是否達到最大次數（S350），若未達到，則將讀出電壓VR變更為VR=VR+ΔVR（S360），反覆進行監控用編程校驗。當讀出電壓VR的變更達到最大次數時（S350）或者在監控用編程校驗中為合格（Pass）時（S150），執行選擇頁面的通常編程。未要求動態編程時也相同。
ISPP條件決定部330讀出在初始資訊設定部140中設定的初始資訊，決定ISPP條件（S370）。在未要求動態編程的情況下，ISPP條件決定部330依照所設定的初始資訊來決定ISPP條件。在要求有動態抹除的情況下，基於根據監控用編程校驗的結果而獲得的中央值的閾值來決定與循環次數相應的ISPP條件。在該條件與所設定的初始資訊不同的情況下，變更初始資訊。接下來，依照所決定的ISPP條件來實施基於ISPP的編程（S380），隨後，實施通常的編程校驗，當在編程校驗中所有儲存單元為合格時（S390），編程結束。
如此，根據本實施例，每當進行抹除或編程時，使用監控用儲存單元來監控閾值的變化量或變化速度，並基於該監控結果來動態地變更ISPE或ISPP的條件，以免伴隨循環數增加引起的閾值上升，因此，其結果，能夠較以往改善儲存單元的高溫資料保持特性。
所述實施例中，基於監控用校驗來將ISPE或ISPP的階梯電壓設為固定，但階梯電壓未必需要為固定，例如也可每當抹除脈衝的次數增加時，使階梯電壓變小或變大。進而，所述實施例中，例示了NAND型快閃記憶體，但本發明並不限於NAND型，也能夠適用於反或（NOR）型的快閃記憶體。進而，本發明只要是閾值根據編程/抹除的循環數而變動的儲存單元，則也能夠適用於快閃記憶體以外的其他非揮發性記憶體。
進而，本發明在儲存單元儲存二值資料的快閃記憶體或者儲存單元儲存多值資料的快閃記憶體的任一個中均可適用。進而，本發明在記憶體陣列的反及串形成於基板表面的二維型快閃記憶體、或者反及串形成於基板表面上的導電層（例如多晶矽層）的三維型快閃記憶體的任一個中均可適用。
對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的本發明的主旨的範圍內可進行各種變形、變更。
10‧‧‧快閃記憶體
100‧‧‧記憶體陣列
110‧‧‧輸入/輸出緩衝器
120‧‧‧位址暫存器
130‧‧‧資料暫存器
140‧‧‧初始資訊設定部
150‧‧‧控制器
160‧‧‧字元線選擇電路
170‧‧‧頁面緩衝器/讀出電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧抹除動作
210‧‧‧監控用抹除脈衝施加部
220、320‧‧‧監控用校驗部
230‧‧‧ISPE條件決定部
300‧‧‧編程動作
310‧‧‧監控用編程脈衝施加部
330‧‧‧ISPP條件決定部
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLK（0）、BLK（1）、…、BLK（m）‧‧‧儲存區塊
C1、C2、C3‧‧‧控制信號
EV‧‧‧抹除校驗
M1～M7‧‧‧儲存單元
MM_A、MM_B、MM_C、MM_D‧‧‧閾值分佈寬度
MP‧‧‧監控用抹除脈衝
MPP‧‧‧監控用編程脈衝
MV1、MV2、MV3、MV4、MV5‧‧‧監控用校驗
PV‧‧‧編程校驗
S100～S230、S300～S390‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧共用源極線
Vers‧‧‧抹除電壓
Vers0、Vers1、Vers2、Vers3‧‧‧抹除脈衝
Vint‧‧‧初始值
Vpass‧‧‧通過電壓
Vpgm‧‧‧編程電壓
Vpgm0、Vpgm1‧‧‧編程脈衝
VR1、VR2、VR3、VR4、VR5‧‧‧讀出電壓
Vread‧‧‧讀出通過電壓
Vs‧‧‧階梯電壓
ΔVint、ΔVs‧‧‧修正值
ΔVMG‧‧‧中間隙電壓偏移
△VR‧‧‧讀出電壓的差值
△VSS‧‧‧次臨界斜率降低
圖1是表示NAND型快閃記憶體的資料覆寫次數與儲存單元的閾值的關係的圖表。 圖2是表示本發明的實施例的快閃記憶體的一結構例的方區塊圖。 圖3（A）是說明ISPE的圖，圖3（B）是說明ISPP的圖。 圖4是表示本實施例的快閃記憶體的抹除動作的功能結構的方區塊圖。 圖5是表示本發明的實施例的主抹除前的監控動作與抹除動作的圖。 圖6是表示因監控用抹除脈衝的施加而閾值分佈寬度朝負方向偏移的狀態的圖。 圖7是說明本發明的實施例的監控用校驗動作的圖。 圖8是表示本發明的實施例的抹除動作的流程圖。 圖9是表示本實施例的快閃記憶體的編程動作的功能結構的方區塊圖。 圖10是表示因監控用編程脈衝的施加而閾值分佈寬度朝正方向偏移的狀態的圖。 圖11是表示本發明的實施例的主編程動作前的監控動作與編程動作的圖。 圖12是表示本發明的實施例的編程動作的流程圖。

Claims (17)

  1. 一種半導體儲存裝置，包括：非揮發性的儲存單元陣列；以及抹除部件，抹除所述儲存單元陣列的選擇儲存單元，所述抹除部件更包含：監控部件，在開始所述選擇儲存單元的抹除動作之前，對監控用儲存單元的閾值變化進行監控；以及決定部件，基於所述監控部件的監控結果來推測所述儲存單元陣列的循環數，用以決定抹除電壓。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述監控部件包含：施加部件，對所述監控用儲存單元施加比所述抹除部件時施加的所述抹除電壓小的監控用抹除電壓；以及校驗部件，對施加有所述監控用抹除電壓的所述監控用儲存單元進行校驗，所述決定部件基於所述校驗部件的校驗結果來決定所述抹除電壓。
  3. 如申請專利範圍第2項所述的半導體儲存裝置，其中，所述決定部件基於所述校驗部件的校驗結果來決定與編程/抹除的所述循環數相應的所述抹除電壓。
  4. 如申請專利範圍第3項所述的半導體儲存裝置，其中，所述決定部件隨著所述循環數增加而加大所述抹除電壓。
  5. 如申請專利範圍第1項至第4項中任一項所述的半導體儲存裝置，其中，所述決定部件決定抹除脈衝的初始電壓值與階梯電壓。
  6. 如申請專利範圍第1項至第4項中任一項所述的半導體儲存裝置，其中，所述決定部件隨著所述循環數增加而減少抹除脈衝的最大施加次數。
  7. 如申請專利範圍第2項或第3項所述的半導體儲存裝置，其中，所述校驗部件從所述監控用儲存單元的多個閾值中判定中央值的閾值。
  8. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，所述監控用儲存單元是由所述抹除部件所選擇的區塊的儲存單元。
  9. 如申請專利範圍第8項所述的半導體儲存裝置，其中，所述監控用儲存單元是所述所選擇的區塊的未被使用者使用的區域的儲存單元。
  10. 一種半導體儲存裝置，包括：非揮發性的儲存單元陣列；以及編程部件，對所述儲存單元陣列的選擇儲存單元進行編程，所述編程部件更包含：監控部件，在進行所述選擇儲存單元的編程動作之前，對監控用儲存單元的閾值變化進行監控；以及決定部件，基於所述監控部件的監控結果來推測所述儲存單元陣列的循環數，用以決定編程電壓。
  11. 如申請專利範圍第10項所述的半導體儲存裝置，其中，所述監控部件包含：施加部件，對所述監控用儲存單元施加比所述編程部件時施加的所述編程電壓小的監控用編程電壓；以及校驗部件，對施加有所述監控用編程電壓的所述監控用儲存單元進行校驗，所述決定部件基於所述校驗部件的校驗結果來決定所述編程電壓。
  12. 如申請專利範圍第11項所述的半導體儲存裝置，其中，所述決定部件基於所述校驗部件的校驗結果來決定與編程/抹除的所述循環數相應的所述編程電壓。
  13. 如申請專利範圍第12項所述的半導體儲存裝置，其中，所述決定部件隨著所述循環數增加而減小所述編程電壓。
  14. 如申請專利範圍第10項至第13項中任一項所述的半導體儲存裝置，其中，所述決定部件決定編程脈衝的初始電壓值與階梯電壓。
  15. 如申請專利範圍第10項或第11項所述的半導體儲存裝置，其中，所述校驗部件從所述監控用儲存單元的多個閾值中判定中央值的閾值。
  16. 如申請專利範圍第10項或第11項所述的半導體儲存裝置，其中，所述監控用儲存單元是由所述編程部件所選擇的頁面的儲存單元。
  17. 如申請專利範圍第16項所述的半導體儲存裝置，其中，所述監控用儲存單元是所述所選擇的頁面的未被使用者使用的區域的儲存單元。
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