TWI640008B - 資料讀取方法以及儲存控制器 - Google Patents

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Abstract

本發明提供適用於可複寫式非揮發性記憶體模組的一種資料讀取方法以及儲存控制器。所述方法包括辨識對應第一實體單元的多個第一記憶胞的多個預設位元值；利用多個預設讀取電壓分別讀取所述多個第一記憶胞，以獲得對應所述多個第一記憶胞的多個讀取位元值；根據對應所述多個第一記憶胞的所讀取之所述多個讀取位元值與所辨識之所述多個預設位元值來調整所述多個預設讀取電壓，以獲得多個最佳化讀取電壓；以及使用所述多個最佳化讀取電壓對所述第一實體單元執行讀取指令序列。

Description

資料讀取方法以及儲存控制器
本發明是有關於一種資料讀取方法，且特別是有關於一種適用於配置有可複寫式非揮發性記憶體模組的儲存裝置的資料讀取方法與儲存控制器。
一般來說，在對可複寫式非揮發性記憶體模組讀取資料時，若頁面讀取失敗的情況沒有發生，系統會使用預設讀取電壓組或之前用過的最佳讀取電壓組來讀取資料。直到讀取失敗的情況發生，系統（儲存系統）才會不使用預設讀取電壓組或已用過的最佳電壓，並且對應地調整讀取電壓組。
換句話說，可複寫式非揮發性記憶體模組的最佳讀取電壓組值並不會是固定的。然而，傳統上調整讀取電壓組以獲得最佳讀取電壓組來讀取資料的作法是被動的，即，僅當讀取失敗的情況發生時，才使用不同電壓值的讀取電壓組來對該筆資料重新進行多次的讀取操作，以由多次讀取操作後的結果來找出最佳讀取電壓組。但是，多次的讀取資料操作會嚴重影響資料讀取的效率(增加讀取到正確資料的時間)，降低資料存取的速度。
因此，如何主動地在執行讀取操作之前，便計算出對應所述讀取操作的所欲讀取資料的最佳讀取電壓組，以改善傳統上需要利用多次讀取操作的缺陷且降低所讀取資料的錯誤率，進而提昇可複寫式非揮發性記憶體模組的讀取效率，是本領域人員研究的課題之一。
本發明提供一種資料讀取方法與儲存控制器，可主動地根據可複寫式非揮發性記憶體模組中對應讀取指令的實體單元的資訊來對應地調整預設讀取電壓組的多個電壓值，以獲得最佳讀取電壓組，進而有效率地經由最佳讀取電壓組的多個最佳讀取電壓來執行所述讀取指令並且降低所讀取之資料的錯誤率。
本發明的一實施例提供適用於配置有可複寫式非揮發性記憶體模組的儲存裝置的一種資料讀取方法，其中所述可複寫式非揮發性記憶體模組具有多個實體單元，其中所述多個實體單元的每一個實體單元包括多個記憶胞。所述方法包括選擇所述多個實體單元中的第一實體單元，並且辨識對應所述第一實體單元的多個第一記憶胞的多個預設位元值，其中所述多個預設位元值包括所述可複寫式非揮發性記憶體模組的所有記憶胞的每一個記憶胞可具有的不同的多個儲存狀態；利用預設讀取電壓組的多個預設讀取電壓分別讀取所述多個第一記憶胞，以獲得對應所述多個第一記憶胞的多個讀取位元值，其中所述多個預設讀取電壓的總數為所述多個儲存狀態的總數減一，並且所述多個預設讀取電壓分別用以區分所述多個儲存狀態；根據對應所述多個第一記憶胞的所讀取之所述多個讀取位元值與所辨識之所述多個預設位元值來調整所述預設讀取電壓組的所述多個預設讀取電壓，以獲得最佳化讀取電壓組；以及使用所述最佳化讀取電壓組對所述第一實體單元執行讀取指令序列。
本發明的一實施例提供用於控制配置有可複寫式非揮發性記憶體模組的儲存裝置的一種儲存控制器，其中所述可複寫式非揮發性記憶體模組具有多個實體單元，其中所述多個實體單元的每一個實體單元包括多個記憶胞。所述儲存控制器包括連接介面電路、記憶體介面控制電路、處理器。連接介面電路用以耦接至主機系統。記憶體介面控制電路用以耦接至所述可複寫式非揮發性記憶體模組。處理器耦接至所述連接介面電路及所述記憶體介面控制電路。所述處理器用以選擇所述多個實體單元中的第一實體單元，並且辨識對應所述第一實體單元的多個第一記憶胞的多個預設位元值，其中所述多個預設位元值包括所述可複寫式非揮發性記憶體模組的所有記憶胞的每一個記憶胞可具有的不同的多個儲存狀態。此外，所述處理器更用以利用一預設讀取電壓組的多個預設讀取電壓分別讀取所述多個第一記憶胞，以獲得對應所述多個第一記憶胞的多個讀取位元值，其中所述多個預設讀取電壓的總數為所述多個儲存狀態的總數減一，並且所述多個預設讀取電壓分別用以區分所述多個儲存狀態。所述處理器更用以根據對應所述多個第一記憶胞的所讀取之所述多個讀取位元值與所辨識之所述多個預設位元值來調整所述預設讀取電壓組的所述多個預設讀取電壓，以獲得最佳化讀取電壓組，並且所述處理器更用以指示所述記憶體介面控制電路使用所述最佳化讀取電壓組對所述第一實體單元執行讀取指令序列。
基於上述，本發明實施例所提供的資料讀取方法以及儲存控制器，可根據實體單元的多個記憶胞的多個讀取位元值與多個預設位元值來計算最佳化讀取電壓組，以直接使用對應所述實體單元的臨界電壓的偏移狀態的最佳化讀取電壓組來對所述實體單元讀取資料，進而增進了所讀取資料的正確性且增進了讀取操作整體的效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本實施例中，儲存裝置包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與儲存裝置控制器(亦稱，儲存控制器或儲存控制電路)。此外，儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至儲存裝置或從儲存裝置中讀取資料。
圖1是根據本發明的一實施例所繪示的主機系統及儲存裝置的方塊示意圖。
請參照圖1，主機系統(Host System)10包括處理器(Processor)110、主機記憶體(Host Memory)120及資料傳輸介面電路(Data Transfer Interface Circuit)130。在本實施例中，資料傳輸介面電路130耦接(亦稱，電性連接)至處理器110與主機記憶體120。在另一實施例中，處理器110、主機記憶體120與資料傳輸介面電路130之間利用系統匯流排(System Bus)彼此耦接。
儲存裝置20包括儲存控制器(Storage Controller)210、可複寫式非揮發性記憶體模組(Rewritable Non-Volatile Memory Module)220及連接介面電路(Connection Interface Circuit)230。其中，儲存控制器210包括處理器211、資料管理電路(Data Transfer Management Circuit)212與記憶體介面控制電路(Memory Interface Control Circuit)213。
在本實施例中，主機系統10是透過資料傳輸介面電路130與儲存裝置20的連接介面電路230耦接至儲存裝置20來進行資料的存取操作。例如，主機系統10可經由資料傳輸介面電路130將資料儲存至儲存裝置20或從儲存裝置20中讀取資料。
在本實施例中，處理器110、主機記憶體120及資料傳輸介面電路130可設置在主機系統10的主機板上。資料傳輸介面電路130的數目可以是一或多個。透過資料傳輸介面電路130，主機板可以經由有線或無線方式耦接至儲存裝置20。儲存裝置20可例如是隨身碟、記憶卡、固態硬碟(Solid State Drive，SSD)或無線記憶體儲存裝置。無線記憶體儲存裝置可例如是近距離無線通訊(Near Field Communication，NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板也可以透過系統匯流排耦接至全球定位系統(Global Positioning System，GPS)模組、網路介面卡、無線傳輸裝置、鍵盤、螢幕、喇叭等各式I/O裝置。
在本實施例中，資料傳輸介面電路130與連接介面電路230是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準的介面電路。並且，資料傳輸介面電路130與連接介面電路230之間是利用快速非揮發性記憶體介面標準(Non-Volatile Memory express，NVMe)通訊協定來進行資料的傳輸。
然而，必須瞭解的是，本發明不限於此，資料傳輸介面電路130與連接介面電路230亦可以是符合並列先進附件(Parallel Advanced Technology Attachment，PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers，IEEE)1394標準、序列先進附件(Serial Advanced Technology Attachment，SATA)標準、通用序列匯流排(Universal Serial Bus，USB)標準、SD介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card，MMC)介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics，IDE)標準或其他適合的標準。此外，在另一實施例中，連接介面電路230可與儲存控制器210封裝在一個晶片中，或者連接介面電路230是佈設於一包含儲存控制器210之晶片外。
在本實施例中，主機記憶體120用以暫存處理器110所執行的指令或資料。例如，在本範例實施例中，主機記憶體120可以是動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、靜態隨機存取記憶體(Static Random Access Memory，SRAM)等。然而，必須瞭解的是，本發明不限於此，主機記憶體120也可以是其他適合的記憶體。
儲存控制器210用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統10的指令在可複寫式非揮發性記憶體模組220中進行資料的寫入、讀取與抹除等運作。
更詳細來說，儲存控制器210中的處理器211為具備運算能力的硬體，其用以控制儲存控制器210的整體運作。具體來說，處理器211具有多個控制指令，並且在儲存裝置20運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
值得一提的是，在本實施例中，處理器110與處理器211例如是中央處理單元(Central Processing Unit，CPU)、微處理器(micro-processor)、或是其他可程式化之處理單元(Microprocessor)、數位訊號處理器(Digital Signal Processor，DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits，ASIC)、可程式化邏輯裝置(Programmable Logic Device，PLD)或其他類似電路元件，本發明並不限於此。
在一實施例中，儲存控制器210還具有唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當儲存控制器210被致能時，處理器211會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組220中之控制指令載入至儲存控制器210的隨機存取記憶體中。之後，處理器211會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。在另一實施例中，處理器211的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組220的特定區域，例如，可複寫式非揮發性記憶體模組220中專用於存放系統資料的實體儲存單元中。
在本實施例中，如上所述，儲存控制器210還包括資料管理電路212與記憶體介面控制電路213。應注意的是，儲存控制器220各部件所執行的操作亦可視為儲存控制器220所執行的操作。
其中，資料管理電路212耦接至處理器211、記憶體介面控制電路213與連接介面電路230。資料管理電路212用以接受處理器211的指示來進行資料的傳輸。例如，經由連接介面電路230從主機系統10(如，主機記憶體120)讀取資料，並且將所讀取的資料經由記憶體介面控制電路213寫入至可複寫式非揮發性記憶體模組220中（如，根據來自主機系統10的寫入指令來進行寫入操作）。又例如，經由記憶體介面控制電路213從可複寫式非揮發性記憶體模組220的一或多個實體單元中讀取資料(資料可讀取自一或多個實體單元中的一或多個記憶胞)，並且將所讀取的資料經由連接介面電路230寫入至主機系統10(如，主機記憶體120)中（如，根據來自主機系統10的讀取指令來進行讀取操作）。在另一實施例中，資料管理電路212亦可整合至處理器211中。
記憶體介面控制電路213用以接受處理器211的指示，配合資料管理電路212來進行對於可複寫式非揮發性記憶體模組220的寫入(亦稱，程式化，Programming)操作、讀取操作或抹除操作。
舉例來說，處理器211可執行寫入指令序列，以指示記憶體介面控制電路213將資料寫入至可複寫式非揮發性記憶體模組220中；處理器211可執行讀取指令序列，以指示記憶體介面控制電路213從可複寫式非揮發性記憶體模組220的對應讀取指令的一或多個實體單元（亦稱，目標實體單元）中讀取資料；處理器211可執行抹除指令序列，以指示記憶體介面控制電路213對可複寫式非揮發性記憶體模組220進行抹除操作。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示對可複寫式非揮發性記憶體模組220執行相對應的寫入、讀取及抹除等操作。在一實施例中，處理器211還可以下達其他類型的指令序列給記憶體介面控制電路213，以對可複寫式非揮發性記憶體模組220執行相對應的操作。
此外，欲寫入至可複寫式非揮發性記憶體模組220的資料會經由記憶體介面控制電路213轉換為可複寫式非揮發性記憶體模組220所能接受的格式。具體來說，若處理器211要存取可複寫式非揮發性記憶體模組220，處理器211會傳送對應的指令序列給記憶體介面控制電路213以指示記憶體介面控制電路213執行對應的操作。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變預設讀取電壓組的多個預設讀取電壓值以進行讀取操作，或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
可複寫式非揮發性記憶體模組220是耦接至儲存控制器210（記憶體介面控制電路213）並且用以儲存主機系統10所寫入之資料。可複寫式非揮發性記憶體模組220可以是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、三維NAND型快閃記憶體模組（3D NAND flash memory module）或垂直NAND型快閃記憶體模組（Vertical NAND flash memory module）等其他快閃記憶體模組或其他具有相同特性的記憶體模組。可複寫式非揮發性記憶體模組220中的記憶胞是以陣列的方式設置。
在本實施例中，可複寫式非揮發性記憶體模組220的多個記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體區塊(亦稱，實體抹除單元或實體單元)。具體來說，同一條字元線(或同一個字元線層)上的記憶胞會組成一或多個實體程式化單元。在本實施例中，以三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組做例子來說明，即，在下述的實施例中，會將一個可儲存3個位元值的記憶胞作為一個實體程式化單元（即，在每次程式化操作中，會對一個實體程式化單元接著一個實體程式化單元來施加程式化電壓以程式化資料），其中每一個記憶胞可區分為各自可儲存一個位元值的下實體頁面(Lower Physical Page)、中實體頁面(Middle Physical Page)與上實體頁面(Upper Physical Page)。
在本實施例中，是以記憶胞作為寫入(程式化)資料的最小單位。實體單元為抹除之最小單位，即，每一實體單元含有最小數目之一併被抹除之記憶胞。每一實體單元會具有多個記憶胞。。在本實施例中。
應注意的是，在本實施例中，用以記錄一實體單元的資訊的系統資料可利用該實體單元中的一或多個記憶胞來記錄，或是利用一個系統區中用以記錄所有系統資料的特定實體單元的一或多個記憶胞來記錄。在本實施例中，所述對應一實體單元的系統資料包括該實體單元的抹除次數值（Program erase cycle，PEC）、資料存放時間戳記（Data Retention Timestamp，DRT）、讀取次數值（Read counter value）等資訊。更詳細來說，每當處理器211對一實體單元進行抹除操作時，在完成所述抹除操作後，處理器211會對當前對應該實體單元的抹除次數值加1（如，抹除次數值會隨著每次的抹除操作而從0開始累加）。即，抹除次數值可反映出其所對應的實體單元的被抹除的次數的總和。所述資料存放時間戳記用以指示儲存於對應的實體單元中的資料的存放時間。時間戳記的大小（數值差異）可用來表示時間的先後順序。本發明並不限定所述時間戳記的詳細格式。每對所述實體單元執行寫入操作時，處理器211會更新所述實體單元的資料存放時間戳記為所述實體單元執行所述寫入操作的時間。即，對應一實體單元之資料存放時間戳記用以表示所述實體單元最後一次被執行寫入操作的時間（如，完成最後一次寫入操作的本地時間）。所述寫入操作例如是程式化資料至所述實體單元的一或多個記憶胞，或例如是程式化資料至所述實體單元的其他型態的實體位址。接著，處理器211可經由資料存放時間戳記來計算實體單元中的資料距離前一次的寫入已存放了多長的時間。所述讀取次數值用以統計對應的實體單元被讀取的次數，並且所述讀取次數值會在對應的實體單元被抹除時而被清空。
在以下實施例中，是以一個實體區塊作為一個實體單元的範例。然而，在另一實施例中，一個實體單元亦可以是指任意數目的記憶胞組成，視實務上的需求而定。此外，必須瞭解的是，當處理器211對可複寫式非揮發性記憶體模組220中的記憶胞(或實體單元)進行分組以執行對應的管理操作時，此些記憶胞(或實體單元)是被邏輯地分組，而其實際位置並未更動。
舉例來說，在本實施例中，處理器211可根據該可複寫式非揮發性記憶體模組220的多個實體單元的統計值劃分所述多個實體單元至多個實體單元組。所述統計值包括前述的抹除次數值、資料存放時間戳記(亦稱，久存值)、讀取次數值等資訊的其中之一或其組合。被劃分至同一實體單元組的多個實體單元會具有較接近的物理特性。處理器211可對劃分至同一個實體單元組的實體單元經由同一組讀取電壓組來進行資料的讀取(如，使用相同的讀取電壓組來下達讀取指令序列，以對屬於相同實體單元組的實體單元來進行讀取操作)。
儲存控制器210會配置多個邏輯單元給可複寫式非揮發性記憶體模組220。主機系統10是透過所配置的邏輯單元來存取儲存在多個實體單元中的使用者資料。在此，每一個邏輯單元可以是由一或多個邏輯位址組成。例如，邏輯單元可以是邏輯區塊(Logical Block)、邏輯頁面(Logical Page)或是邏輯扇區(Logical Sector)。一個邏輯單元可以是映射至一或多個實體單元，其中實體單元可以是一或多個實體位址、一或多個實體扇、一或多個實體程式化單元或者一或多個實體抹除單元。在本實施例中，邏輯單元為邏輯區塊，並且邏輯子單元為邏輯頁面。每一邏輯單元具有多個邏輯子單元。
此外，儲存控制器210會建立邏輯轉實體位址映射表(Logical To Physical address mapping table)與實體轉邏輯位址映射表(Physical To Logical address mapping table)，以記錄配置給可複寫式非揮發性記憶體模組220的邏輯單元(如，邏輯區塊、邏輯頁面或邏輯扇區)與實體單元(如，實體抹除單元、實體程式化單元、實體扇區)之間的映射關係。換言之，儲存控制器210可藉由邏輯轉實體位址映射表來查找一邏輯單元所映射的實體單元，並且儲存控制器210可藉由實體轉邏輯位址映射表來查找一實體單元所映射的邏輯單元。然而，上述有關邏輯單元與實體單元映射的技術概念為本領域技術人員之慣用技術手段，不再贅述於此。
在一實施例中，儲存控制器210還包括緩衝記憶體與電源管理電路。緩衝記憶體是耦接至處理器211並且用以暫存來自於主機系統10的資料與指令、來自於可複寫式非揮發性記憶體模組220的資料或其他用以管理儲存裝置20的系統資料，以讓處理器211可快速地從緩衝記憶體中存取所述資料、指令或系統資料。電源管理電路是耦接至處理器211並且用以控制儲存裝置20的電源。
在本實施例中，處理器211可在特定的時間點來選擇可複寫式非揮發性記憶體模組220的多個實體單元中其中之一個實體單元(亦稱，第一實體單元)來進行讀取電壓最佳化操作。以下會配合多個圖式來詳細說明如何進行讀取電壓最佳化操作與對應的資料讀取方法的細節。
圖2是根據本發明的一實施例所繪示的資料讀取方法的流程圖。請同時參照圖1與圖2，在步驟S21中，處理器211選擇多個實體單元中的第一實體單元，並且辨識對應所述第一實體單元的多個第一記憶胞的多個預設位元值。
具體來說，在本實施例中，處理器211會主動對於所劃分之多個實體單元組分別進行讀取電壓最佳化操作。舉例來說，處理器211可在儲存裝置閒暇時，或是儲存裝置開電時，來對每一個實體單元組進行讀取電壓最佳化操作。假設處理器211目前對第一實體單元組進行讀取電壓最佳化操作。處理器211會先從中選擇欲進行讀取電壓最佳化操作的實體單元(第一實體單元)。第一實體單元可從第一實體單元組的多個實體單元中根據特定選擇條件被選擇。所述特定選擇條件包括讀取次數值最小的實體單元，隨機選取一實體單元，對應所接收之一讀取指令的實體單元，已儲存預設資料(亦稱，已驗證資料)的實體單元的其中之一或其組合。
在本實施例中，所述特定選擇條件為第一實體單元已儲存有預設資料，其中所述預設資料被儲存在第一實體單元的多個第一記憶胞中，並且所述預設資料具有多個預設位元值。所述多個預設位元值包括可複寫式非揮發性記憶體模組220的所有記憶胞的每一個記憶胞可具有的不同的多個儲存狀態。以下先配合圖4來說明所述多個儲存狀態的細節。
圖4為根據本發明的一實施例所繪示的臨界電壓分佈與對應之讀取電壓的示意圖。假設一記憶胞出廠時的預設臨界電壓分佈(Threshold Voltage Distribution)如圖4上方所繪示，並且處理器211可利用預設讀取電壓組中的預設讀取電壓V 0～V 6來準確地判斷記憶胞所儲存的（位元）狀態（亦稱，位元值，bit value），即，判定該記憶胞所儲存的資料。請參照圖4上方，如上述，本實施例是以三階記憶胞NAND型快閃記憶體模組做例子來說明。處理器211可使用所述7個不同的讀取電壓值(V 0～V 6)來從三階記憶胞NAND型快閃記憶體模組的記憶胞中讀取資料。三階記憶胞NAND型快閃記憶體模組的每一記憶胞具有三個實體頁面來分別儲存位元資料，所述每一記憶胞包括各自可儲存一個位元值的下實體頁面(Lower Physical Page，L)、中實體頁面(Middle Physical Page，M)與上實體頁面(Upper Physical Page，U)。每一記憶胞中的閘極電壓可依據預設讀取電壓組中的預設讀取電壓V 0～V 6而區分為8種儲存狀態，如“L:1 M:1 U:1”、“L:1 M:1 U:0”、“L:1 M:0 U:0”、“L:1 M:0 U:1”、“L:0 M:0 U:1”、“L:0 M:0 U:0”、“L:0 M:1 U:0”與“L:0 M:1 U:1”八種儲存狀態(“L:”表示下實體頁面的位元值；“M:”表示中實體頁面的位元值；“U:”表示上實體頁面的位元值)。即，經由分別施加預設讀取電壓組的不同電壓值的預設讀取電壓V 0～V 6至一記憶胞上，處理器211可根據判斷該記憶胞之通道是否導通而分別判定出該記憶胞所儲存之位元值(位元資料)為“111”、“110”、“100”、“101”、“001”、 “000”、“010”或“011”(即，經由使用欲設讀取電壓組來從記憶胞讀取出讀取位元值)。例如，第一預設讀取電壓V 0可區分儲存狀態“111”與儲存狀態“110”(第一預設讀取電壓V 0的左方是對應儲存狀態 “111”的臨界電壓分佈；右方是對應儲存狀態“110”的臨界電壓分佈)。應注意的是，相較於可複寫式非揮發性記憶體模組220的記憶胞可具有的多個儲存狀態的數目(在此例子中，為八)，所述多個預設讀取電壓的數目為所述多個儲存狀態的數目減一(在此例子，為七)。
請再回到圖2，在本實施例中，儲存於多個第一記憶胞中的所述多個預設位元值會包含所有的儲存狀態。所述多個第一記憶胞的數目會大於或等於八。換句話說，第一記憶胞所儲存的預設資料(亦稱，預設系統資料)的預設位元值為一或多個“111”、一或多個“110”、一或多個“100”、一或多個“101”、一或多個“001”、一或多個“000”、一或多個“010”與一或多個“011”。所述預設資料的預設位元值可被處理器211預先設定為固定的位元值，並且處理器211可在執行讀取電壓最佳化操作之前將此預設資料先寫入至第一實體單元的多個第一記憶胞中。換言之，處理器211可知道儲存在所述多個第一記憶胞中的資料(預設資料)的正確的位元值為預設位元值。在一實施例中，所述預設位元值可被預設(且記錄)在用以運行處理器211的韌體或是軟體中。在另一實施例中，所述預設資料亦可為儲存在所述多個第一記憶胞中的使用者資料，並且此使用者資料是已經被解碼成功的已驗證資料。
請再回到圖4，請參照圖4中間，當記憶胞被寫入（程式化）資料且經過一段長時間的存放時（如，該記憶胞長時間不再被寫入資料），所述記憶胞的臨界電壓分佈會發生所謂的久存（Retention）現象，記憶胞的臨界電壓分佈會開始偏移。若一實體單元的久存時間戳記指示所述實體單元所儲存的資料已經存放一段長時間後，所述實體單元很可能會發生久存現象。若發生所述久存現象，所述實體單元的記憶胞的臨界電壓分佈會如同圖4中間所繪示。例如，相較於預設的臨界電壓分佈，發生久存現象的記憶胞的臨界電壓分佈整體上會往左偏移。如此一來，若繼續利用預設讀取電壓組中的預設讀取電壓V 0～V 6來從（發生久存現象的）該記憶胞中讀取資料，可能會導致所判定的所述記憶胞的位元狀態錯誤(或所讀取資料之錯誤位元數增加)。換言之，處理器211需調整預設讀取電壓V 0～V 6為讀取電壓V 0’～V 6’，以準確地讀取具有久存狀態的記憶胞。即，如圖4中間所繪示，調整後之讀取電壓V 0’～V 6’的電壓值(亦稱，最佳化讀取電壓)可接近位於每兩個相鄰的臨界電壓分佈的電壓間隔中線（如虛線所示）。
又例如，請參照圖4下方，當記憶胞多次被讀取，所述被讀取之記憶胞的週遭的記憶胞會發生所謂的讀取干擾(Read disturb)現象，記憶胞的臨界電壓分佈會開始偏移或/且變為平滑。若一實體單元的讀取次數值指示所述實體單元已被讀取多次(如，超出一讀取次數門檻值)，所述實體單元很可能會發生讀取干擾現象。若發生所述讀取干擾現象，所述實體單元的記憶胞的臨界電壓分佈會如同圖4下方所繪示。例如，相較於預設的臨界電壓分佈，發生讀取干擾現象的記憶胞的臨界電壓分佈整體上會往右偏移。如此一來，若繼續利用預設讀取電壓組中的預設讀取電壓V 0～V 6來從（發生讀取干擾現象的）該記憶胞中讀取資料，可能會導致所判定的所述記憶胞的位元狀態錯誤(或所讀取資料之錯誤位元數增加)。換言之，處理器211需調整預設讀取電壓V 0～V 6為讀取電壓V 0’’～V 6’’，以準確地讀取具有讀取干擾狀態的記憶胞。即，如圖4下方所繪示，調整後之讀取電壓V 0’’～V 6’’(亦稱，最佳化讀取電壓)的電壓值可接近位於每兩個相鄰的臨界電壓分佈的電壓間隔中線（如虛線所示）。
除此之外，根據實體單元的其他統計值(如，抹除次數值)的不同，實體單元的記憶胞的臨界電壓分佈相較於預設的臨界電壓分佈也會對應地偏移(改變)。由於臨界電壓分佈會發生偏移，本發明所提供之資料讀取方法(讀取電壓組最佳化操作)會利用讀取第一記憶胞所獲的的讀取位元值以及對應的預設位元值來判定出第一記憶胞的對應每一預設讀取電壓的臨界電壓分佈的偏移方向與程度(大小)，進而對應地調整預設讀取電壓，使之成為最佳化讀取電壓(位於對應兩個儲存狀態的臨界電壓分佈的中間位置)。
如，在步驟S23中，處理器211利用預設讀取電壓組的多個預設讀取電壓分別讀取所述多個第一記憶胞，以獲得對應所述多個第一記憶胞的多個讀取位元值。所述多個讀取位元值為對所述多個第一記憶胞進行讀取操作所獲得之多個位元值。
接著，在步驟S25中，處理器211根據對應所述多個第一記憶胞的所讀取之所述多個讀取位元值與所辨識之所述多個預設位元值來調整所述預設讀取電壓組的所述多個預設讀取電壓，以獲得最佳化讀取電壓組(Optimized Read Voltage Set)。
具體來說，首先，處理器211會根據對應所述多個第一記憶胞的所讀取之所述多個讀取位元值與所辨識之所述多個預設位元值來獲得分別對應所述多個預設讀取電壓的多個總偏移值。
圖3為根據本發明的一實施例所繪示的計算對應多個預設讀取電壓的多個總偏移值的流程圖。圖6A~6C為根據本發明的一實施例所繪示的計算對應預設讀取電壓的總偏移值的示意圖。
在本實施例中，處理器211會對預設讀取電壓組中的每個預設讀取電壓來進行最佳化操作(校正)。請參照圖3，在步驟S31中，處理器211選擇多個預設讀取電壓中尚未被選擇的預設讀取電壓，其中所述預設讀取電壓用以區分多個儲存狀態中兩個鄰近的第一儲存狀態與第二儲存狀態的臨界電壓分佈。具體來說，處理器211可從預設讀取電壓組中的多個預設讀取電壓V 0~V 6中選擇一或多個沒有被選擇過的預設讀取電壓。請參照圖6A，假設處理器211選擇了第一預設電壓V 0，其用以區分相鄰的兩個儲存狀態，如，第一儲存狀態“111”(即， “L:1 M:1 U:1”)與第二儲存狀態“110” (即，”L:1 M:1 U:0”)的臨界電壓分佈(處理器211利用第一預設讀取電壓V 0對所述多個記憶胞進行讀取操作，以判斷所述多個記憶胞的位元值為 “111”或是 “110”)。一記憶胞的位元值可藉由所述記憶胞的上/中/下實體頁面的位元值來表示。
在步驟S32中，處理器211辨識多個預設位元值中為所述第一儲存狀態的第一預設位元值與多個第一記憶胞中對應所述第一預設位元值的多個第二記憶胞。具體來說，由於第一記憶胞及其所對應之預設位元值皆是預先設定的，處理器211可辨識出對應不同儲存狀態(預設位元值)的記憶胞及其數目。假設所述多個第一記憶胞的數目為Z個，並且具有Z個第一預設位元值。為第一儲存狀態的位元值稱為第一預設位元值(如，“111”)。在此例子中，預設(對應)為第一預設位元值的第一記憶胞稱為第二記憶胞，其數目為M個(即，Z個預設位元值中具有M個第一預設位元值)。例如，請參照圖6B。在左邊的山丘型的臨界電壓分佈的區域表示為第一預設位元值(“111”)的第二記憶胞的臨界電壓分佈。理想上，若第二記憶胞的臨界電壓分佈沒有發生偏移，第二記憶胞的臨界電壓分佈會位於第一預設讀取電壓V 0的左邊，並且第二記憶胞之位元值會為“111”。
接著，在步驟S33中，處理器211辨識多個讀取位元值中從所述多個第二記憶胞所讀取的多個第一讀取位元值。具體來說，處理器211經由步驟S23已獲得所述多個第一記憶胞的多個讀取位元值。處理器211可據此辨識從所述多個第二記憶胞所讀取的第一讀取位元值。即，處理器211可藉由第二記憶胞的讀取位元值來辨識出實際上所述多個第二記憶胞的讀取位元值是否為第一儲存狀態或是第二儲存狀態。例如，請參照圖6B，部份的第二記憶胞601（如，圖6B所繪示之斜線區域）的臨界電壓分佈位於第一預設讀取電壓的右邊，即，部份的第二實體單元601的讀取位元值被判定為第二儲存狀態“110” (非對應第二記憶胞之第一儲存狀態“111”)。
接著，在步驟S34中，處理器211計算所述多個第一讀取位元值中為所述第二儲存狀態的一或多個第二讀取位元值的總數為第一數值。舉例來說，請參照圖6B，經由第一讀取位元值，處理器211計算出所述多個第一讀取位元值中，為第二儲存狀態“110”的第二讀取位元值的總數目(假設第一數值為3X)。換言之，第一數值可用以表示應為第一儲存狀態（預設位元值為第一儲存狀態），但卻為第二儲存狀態的讀取位元值的數目；第二數值亦可表示為在臨界電壓分佈偏移的情況下，經由預設讀取電壓而被錯誤地判斷為（對應同一預設讀取電壓的）鄰近的第二儲存狀態的記憶胞的數目（即，經由預設讀取電壓的讀取操作所獲得的讀取位元值為鄰近的第二儲存狀態）。
在執行步驟S32~S34的同時，處理器211可進行步驟S35~S37。相似於步驟S32~S34，在步驟S35中，處理器211辨識多個預設位元值中為所述第二儲存狀態的第二預設位元值與所述多個第一記憶胞中對應所述第二預設位元值的多個第三記憶胞。例如，請參照圖6C，在右邊的山丘型的臨界電壓分佈的區域表示為第二預設位元值(“110”)的第三記憶胞的臨界電壓分佈。理想上，若第三記憶胞的臨界電壓分佈沒有發生偏移，第三記憶胞的臨界電壓分佈會位於第一預設讀取電壓V 0的右邊，並且第三記憶胞之位元值會為“110”。
接著，在步驟S36中，處理器211辨識所述多個讀取位元值中從所述多個第三記憶胞所讀取的多個第三讀取位元值。具體來說，處理器211可根據已獲得的所述多個讀取位元值辨識從所述多個第三記憶胞所讀取的第三讀取位元值。即，處理器211可藉由第三記憶胞的讀取位元值來辨識出實際上所述多個第三記憶胞的讀取位元值是否為第二儲存狀態或是第一儲存狀態。例如，請參照圖6C，部份的第三記憶胞602（如，圖6C所繪示之斜線區域）的臨界電壓分佈位於第一預設讀取電壓的左邊，即，部份的第三實體單元602的讀取位元值會被判定為第一儲存狀態“111”(非對應第三記憶胞之第二儲存狀態“110”)。
接著，在步驟S37中，處理器211計算所述多個第三讀取位元值中為所述第一儲存狀態的一或多個第四讀取位元值的總數為第二數值。舉例來說，請參照圖6C，經由第三讀取位元值，處理器211計算出所述多個第三讀取位元值中，為第一儲存狀態“111”的第四讀取位元值的總數目(假設第二數值為X)。換言之，第二數值可用以表示應為第二儲存狀態（預設位元值為第二儲存狀態），但卻為第一儲存狀態的讀取位元值的數目；第二數值亦可表示為在臨界電壓分佈偏移的情況下，經由預設讀取電壓而被錯誤地判斷為（對應同一預設讀取電壓的）鄰近的第一儲存狀態的記憶胞的數目（即，經由預設讀取電壓的讀取操作所獲得的讀取位元值為鄰近的第一儲存狀態）。在一實施例中，第一數值與第二數值可被稱為對應該第一預設讀取電壓之葛雷碼偏移量（Grey Code Displacement）。
在計算出第一數值（亦稱，正向偏移值）與第二數值（亦稱，負向偏移值）後，在步驟S38中，處理器211將所述第一數值減去所述第二數值所獲得的差值作為對應所選擇之所述預設讀取電壓的總偏移值。所述總偏移值可用以指示對應於第一預設讀取電壓的臨界電壓分佈的偏移方向與程度。在一實施例中，所述總偏移值（Total Displacement）可被稱為對應該第一預設讀取電壓之葛雷碼偏移總量（Overall Grey Code Displacement）。
舉例來說，請參照圖6 B 、6C，預設位元值為“111”但讀取位元值為“110”的部份的第二實體單元601的數目為3X(第一數目)；預設位元值為“110”但讀取位元值為“111”的部份的第三實體單元601的數目為X(第三數目)。第一數目大於第二數目(總偏移值為2X，正值)，元件601的面積大於元件602的面積，此例子(現象)即表示對應於第一預設讀取電壓V 0的兩個儲存狀態“111”與“110”的臨界電壓分佈已往正電壓方向(總偏移值為正值)偏移(往第二儲存狀態的方向偏移)，即，應為“111”的儲存狀態的記憶胞，其儲存狀態已偏移為“110”。基此，第一預設讀取電壓V 0應該要往正電壓方向(往第二儲存狀態的方向偏移)調整(如箭頭A61所示)，以使第一預設讀取電壓V 0移動至兩個臨界電壓分佈的交會處(最佳點)，進而成為最佳化讀取電壓V OPT。
如此一來，便完成了對應所選擇之用以區分第一儲存狀態 “111”與 “110”的第一預設讀取電壓V 0的總偏移值的計算。接續至步驟S39，處理器211判斷所述多個預設讀取電壓中是否具有尚未被選擇的預設讀取電壓。即，若還有尚未被選擇的預設讀取電壓(S39è是)，處理器211會回到步驟S31來從中選擇一預設讀取電壓，並且對應地進行總偏移值的計算。若預設讀取電壓組的所述多個預設讀取電壓中皆已被選擇(且對應的總偏移值皆已計算)(S39è是)，完成前述處理器211根據對應所述多個第一記憶胞的所讀取之所述多個讀取位元值與所辨識之所述多個預設位元值來獲得分別對應所述多個預設讀取電壓的多個總偏移值的運作。以下會藉由圖5來做另個角度的說明。
圖5是根據本發明的一實施例所繪示的計算多個總偏移值的統計表。請參照圖5，在本實施例中，處理器211可利用如同記錄一統計表50的方式來統計對應的多個記憶胞（第一記憶胞）的臨界電壓偏移的狀況與總偏移值。在此，所述多個記憶胞可被辨識出對應的多個預設位元值，並且也根據讀取操作讀取出多個讀取位元值。如上所述，對應多個記憶胞中的不同實體頁面(下、中、上實體頁面)的位元值的儲存狀態S1～S8可依據預設讀取電壓來區分為“111”、“110”、“100”、“101”、“001”、“000”、“010”與“011”。
假設第一偏移（亦稱，正向偏移）的方向為正電壓方向(如，往右“è”)，並且第二偏移（亦稱，負向偏移）的方向為負電壓方向(如，往左“ç”)。
在本實施例中，假設處理器211已根據前述的資料讀取方法計算出，應為儲存狀態“111”但因為發生第一偏移而成為儲存狀態“110”的記憶胞的數目為“D”（即，從儲存狀態S1偏移至儲存狀態S2的記憶胞的數目NU1為“D”）；應為儲存狀態“110”但因為發生第一偏移而成為儲存狀態“100”的記憶胞的數目為“B” （即，從儲存狀態S2偏移至儲存狀態S3的記憶胞的數目NM1為“B”）；應為儲存狀態“100”但因為發生第一偏移而成為儲存狀態“101”的記憶胞的數目為“E” （即，從儲存狀態S3偏移至儲存狀態S4的記憶胞的數目NU1為“E”）； 應為儲存狀態“101”但因為發生第一偏移而成為儲存狀態“001” 的記憶胞的數目為“A” （即，從儲存狀態S4偏移至儲存狀態S5的記憶胞的數目NL1為“A”）；應為儲存狀態“001”但因為發生第一偏移而成為儲存狀態“000”的記憶胞的數目為“F” （即，從儲存狀態S5偏移至儲存狀態S6的記憶胞的數目NU1為“F”）；應為儲存狀態“000”但因為發生第一偏移而成為儲存狀態“010”的記憶胞的數目為“C” （即，從儲存狀態S6偏移至儲存狀態S7的記憶胞的數目NM1為“C”）；應為儲存狀態“010”但因為發生第一偏移而成為儲存狀態“011”的記憶胞的數目為“G” （即，從儲存狀態S7偏移至儲存狀態S8的記憶胞的數目NU1為“G”）。即，數目D、B、E、A、F、C、G為分別對應多個預設讀取電壓V 0~V 6的第一數目。
此外，在本實施例中，假設處理器211已計算出，應為儲存狀態“110”但因為發生第二偏移而成為儲存狀態“111”的記憶胞的數目為“K” （即，從儲存狀態S2偏移至儲存狀態S1的記憶胞的數目NU2為“K”）；應為儲存狀態“100”但因為發生第二偏移而成為儲存狀態“110”的記憶胞的數目為“I” （即，從儲存狀態S3偏移至儲存狀態S2的記憶胞的數目NM2為“I”）；應為儲存狀態“101”但因為發生第二偏移而成為儲存狀態“100”的記憶胞的數目為“L” （即，從儲存狀態S4偏移至儲存狀態S3的記憶胞的數目NU2為“L”）；應為儲存狀態“001”但因為發生第二偏移而成為儲存狀態“101” 的記憶胞的數目為“H” （即，從儲存狀態S5偏移至儲存狀態S4的記憶胞的數目NL2為“H”）；應為儲存狀態“000”但因為發生第二偏移而成為儲存狀態“010”的記憶胞的數目為“M” （即，從儲存狀態S6偏移至儲存狀態S5的記憶胞的數目NU2為“M”）；應為儲存狀態“010”但因為發生第二偏移而成為儲存狀態“000”的記憶胞的數目為“J” （即，從儲存狀態S7偏移至儲存狀態S6的記憶胞的數目NM2為“J”）；應為儲存狀態“011”但因為發生第二偏移而成為儲存狀態“010” 的記憶胞的數目為“N”（即，從儲存狀態S8偏移至儲存狀態S7的記憶胞的數目NU2為“N”）。 即，數目K、I、L、H、M、J、N為分別對應多個預設讀取電壓V 0~V 6的第二數目。
最後，處理器211會根據分別對應預設讀取電壓V 0~V 6的第一數目與第二數目來計算分別對應預設讀取電壓V 0~V 6的總偏移值R、P、S、O、T、Q、U(如，R=D-K)，並且藉由分別對應預設讀取電壓V 0~V 6的總偏移值R、P、S、O、T、Q、U來調整預設讀取電壓V 0~V 6。若一總偏移值為正值，表示對應所述總偏移值的多個記憶胞（下/中/或上實體頁面）大部分是往第一偏移的方向偏移（大部分為正向偏移）。反之，若一總偏移值為負值，表示對應所述總偏移值的多個記憶胞（下/中/或上實體頁面）大部分是往第二偏移的方向偏移（大部分為負向偏移）。對應的預設讀取電壓也應往對應所述總偏移值的方向來進行調整（如，若大部分為正向偏移，則預設讀取電壓應往正電壓方向調整）。
在獲得分別對應所述多個預設讀取電壓的所述多個總偏移值後，處理器211根據所述多個預設讀取電壓的所述多個總偏移值來計算分別對應所述預設讀取電壓組的所述多個預設讀取電壓的多個偏移電壓。具體來說，在本實施例中，處理器211對於所述多個總偏移值的每一個總偏移值，根據所述總偏移值與多個偏移門檻值，從多個標準化常數中辨識出對應所述總偏移值的一個標準化常數；以及將所述總偏移值除以所辨識之所述標準化常數所獲得的商值乘以單位偏移電壓值，以獲得對應所述總偏移值的偏移電壓。
舉例來說，接續上述的例子，對應第一預設讀取電壓V 0的總偏移值為2X。所述多個偏移門檻值分別為P、Q，其中Q大於P。所述多個標準化常數為p、q、r，其中r大於q，並且q大於p。處理器211會比較總偏移值2X與偏移門檻值P、Q。若總偏移值2X大於偏移門檻值Q，處理器211會辨識出總偏移值2X對應至標準化常數r；若總偏移值2X小於偏移門檻值P，處理器211會辨識出總偏移值2X對應至標準化常數p；若總偏移值2X在偏移門檻值Q與偏移門檻值P之間，處理器211會辨識出總偏移值2X對應至標準化常數q。廠商可根據可複寫式非揮發性記憶體模組220的特性來設定所述偏移門檻值的數量與數值；設定所述標準化常數的數量與數值。值得一提的是，上述的統計表50僅是一種統計/計算總偏移值的方式，本領域人員可在不脫離該統計表的精神的情況下來進行改良（利用其他統計臨界電壓分佈的偏移的數目的方法來獲得對應每一預設讀取電壓的偏移植），以針對位於目前要處理讀取電壓組的最佳化操作的實體單元中的多個可辨識出預設位元值的記憶胞的臨界電壓分佈來進行統計與運算，以計算出對應預設讀取電壓組的總偏移值，進而將所計算出之總偏移值應用至所述實體單元的最佳化讀取電壓組的計算。
在本實施例中，當辨識出對應總偏移值的標準化常數後，處理器211會將總偏移值除以所對應的標準化常數，並且將所獲得的商值乘上單位偏移電壓值，以獲得對應總偏移值的偏移電壓。廠商可根據可複寫式非揮發性記憶體模組220的特性來設定所述單位偏移電壓值。依此類推，在計算出對應不同預設讀取電壓的總偏移值後，處理器211可根據對應不同預設讀取電壓的總偏移值來計算出對應的偏移電壓。應注意的是，在另一實施例中，所述單位偏移電壓值可根據第一實體單元的一或多個統計值而進行設定。例如，假設兩個實體單元的總偏移值相同並且一實體單元的抹除次數值大於另一實體單元，在此情形下，所述實體單元所採用的單位偏移電壓值可不同於所述另一實體單元所採用的單位偏移電壓，即，計算出的對應所述實體單元的偏移電壓會不同於對應所述另一實體單元的偏移電壓。也就是說，除了依據總偏移值來獲得臨界電壓分佈的偏移方向與程度以獲得偏移電壓之外，還可加入對應實體單元本身的一或多個統計值（如，久存時間戳記/久存時間、讀取次數值、抹除次數值）的影響來計算偏移電壓。
值得一提的是，在一實施例中，若對應一預設讀取電壓之總偏移值小於一特定值(總偏移值例如：21。即，總偏移值在1～20的範圍時)，或所述總偏移值為零，處理器211會不調整此預設讀取電壓(此預設讀取電壓的電壓值被視為最佳化讀取電壓)。即，處理器211不計算此總偏移值所對應的偏移電壓。所述特定值小於所述多個偏移門檻值中的最小者。上述的特定值可依據實體單元組的統計值（如，久存值或是抹除次數值等）或對所讀取資料所進行的錯誤檢查與校正能力來調整。
在計算出分別對應所述多個預設讀取電壓的多個偏移電壓後，處理器211將預設讀取電壓組的所述多個預設讀取電壓分別加上所對應之偏移電壓，以獲得最佳化讀取電壓組的多個最佳化讀取電壓。也就是說，經由上述的實施例，對於一實體單元，處理器211可主動地根據所述實體單元的多個記憶胞的讀取位元值與預設位元值來獲得用於所述實體單元的最佳化讀取電壓組。
請再回到圖2，在獲得最佳化讀取電壓組後，在步驟S27中，處理器211使用所述最佳化讀取電壓組對所述第一實體單元執行讀取指令序列。即，可經由此最佳化讀取電壓組的多個最佳化讀取電壓來讀取臨界電壓分佈已發生偏移的第一實體單元。
舉例來說，當處理器211從主機系統10接收到讀取指令時，處理器211會根據所述讀取指令獲得儲存目標資料的邏輯位址，並且根據邏輯轉實體位址映射表來獲得可複寫式非揮發性記憶體模組220中儲存目標資料的實體位址。接著，處理器211會根據此實體位址辨識出該實體位址所屬之實體單元，並且使用對應此實體單元的最佳化讀取電壓組來執行對應該讀取指令之讀取指令序列，以根據所述實體單元的臨界電壓分佈的偏移狀況來使用對應的最佳化讀取電壓組來讀取資料。
綜上所述，本發明實施例所提供的資料讀取方法以及儲存控制器，可根據實體單元的多個記憶胞的多個讀取位元值與多個預設位元值來計算最佳化讀取電壓組，以直接使用對應所述實體單元的臨界電壓的偏移狀態的最佳化讀取電壓組來對所述實體單元讀取資料，進而增進了所讀取資料的正確性且增進了讀取操作整體的效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧主機系統
20‧‧‧儲存裝置
110、211‧‧‧處理器
120‧‧‧主機記憶體
130‧‧‧資料傳輸介面電路
210‧‧‧儲存控制器
212‧‧‧資料傳輸管理電路
213‧‧‧記憶體介面控制電路
220‧‧‧可複寫式非揮發性記憶體模組
230‧‧‧連接介面電路
S21、S23、S25、S27‧‧‧資料讀取方法的流程步驟
S31、S32、S33、S34、S35、S36、S37、S38、S39‧‧‧計算對應多個預設讀取電壓的多個總偏移值的流程步驟
V0、V1、V2、V3、V4、V5、V6、V0’、V1’、V2’、V3’、V4’、V5’、V6’、V0’’、V1’’、V2’’、V3’’、V4’’、V5’’、V6’’‧‧‧讀取電壓
50‧‧‧統計表
A、B、C、D、E、F、G、H、I、J、K、L、M、N‧‧‧數目
O、P、Q、R、S、T、U‧‧‧總偏移值
VTH‧‧‧臨界電壓
L‧‧‧下實體頁面的位元值
M‧‧‧中實體頁面的位元值
U‧‧‧上實體頁面的位元值
601、602‧‧‧臨界電壓分佈已偏移的部份記憶胞
A61‧‧‧箭頭
VOPT‧‧‧最佳化讀取電壓
圖1是根據本發明的一實施例所繪示的主機系統及儲存裝置的方塊示意圖。 圖2是根據本發明的一實施例所繪示的資料讀取方法的流程圖。 圖3為根據本發明的一實施例所繪示的計算對應多個預設讀取電壓的多個總偏移值的流程圖。 圖4為根據本發明的一實施例所繪示的在不同實體單元狀態下，臨界電壓分佈與對應之讀取電壓的示意圖。 圖5是根據本發明的一實施例所繪示的計算多個總偏移值的統計表。 圖6A~6C為根據本發明的一實施例所繪示的計算對應預設讀取電壓的總偏移值的示意圖。

Claims (8)

  1. 一種資料讀取方法，適用於配置有一可複寫式非揮發性記憶體模組的一儲存裝置，其中該可複寫式非揮發性記憶體模組具有多個實體單元，其中該些實體單元的每一個實體單元包括多個記憶胞，所述方法包括：選擇該些實體單元中的一第一實體單元，並且辨識對應該第一實體單元的多個第一記憶胞的多個預設位元值，其中該些預設位元值包括該可複寫式非揮發性記憶體模組的所有記憶胞的每一個記憶胞可具有的不同的多個儲存狀態；利用一預設讀取電壓組的多個預設讀取電壓分別讀取該些第一記憶胞，以獲得該些第一記憶胞所儲存的多個讀取位元值，其中該些預設讀取電壓的總數為該些儲存狀態的總數減一，並且該些預設讀取電壓分別用以區分該些儲存狀態；根據對應該些第一記憶胞的所讀取之該些讀取位元值與所辨識之該些預設位元值來獲得分別對應該些預設讀取電壓的多個總偏移值；根據該些總偏移值來調整該預設讀取電壓組的該些預設讀取電壓，以獲得一最佳化讀取電壓組；以及使用該最佳化讀取電壓組對該第一實體單元執行一讀取指令序列，其中上述根據對應該些第一記憶胞的所讀取之該些讀取位元值與所辨識之該些預設位元值來獲得分別對應該些預設讀取電壓的該些總偏移值的步驟包括：選擇該些預設讀取電壓中尚未被選擇的一預設讀取電壓，其中該預設讀取電壓用以區分該些儲存狀態中兩個鄰近的一第一儲存狀態與一第二儲存狀態的臨界電壓分布；辨識該些預設位元值中為該第一儲存狀態的一第一預設位元值與該些第一記憶胞中對應該第一預設位元值的多個第二記憶胞；辨識該些讀取位元值中從該些第二記憶胞所讀取的多個第一讀取位元值；計算該些第一讀取位元值中為第二儲存狀態的一或多個第二讀取位元值的總數為一第一數值；辨識該些預設位元值中為該第二儲存狀態的一第二預設位元值與該些第一記憶胞中對應該第二預設位元值的多個第三記憶胞；辨識該些讀取位元值中從該些第三記憶胞所讀取的多個第三讀取位元值；計算該些第三讀取位元值中為第一儲存狀態的一或多個第四讀取位元值的總數為一第二數值；以及將該第一數值減去該第二數值所獲得的一差值作為對應所選擇之該預設讀取電壓的該總偏移值。
  2. 如申請專利範圍第1項所述的資料讀取方法，其中上述根據該些總偏移值來調整該預設讀取電壓組的該些預設讀取電壓，以獲得該最佳化讀取電壓組的步驟包括：根據該些預設讀取電壓的該些總偏移值來計算分別對應該預設讀取電壓組的該些預設讀取電壓的多個偏移電壓；以及將該些預設讀取電壓分別加上所對應之該些偏移電壓，以獲得該最佳化讀取電壓組的多個最佳化讀取電壓。
  3. 如申請專利範圍第1項所述的資料讀取方法，其中上述根據該些預設讀取電壓的該些總偏移值來計算分別對應該預設讀取電壓組的該些預設讀取電壓的該些偏移電壓的步驟包括：對於該些總偏移值的每一個總偏移值，根據該總偏移值與多個偏移門檻值，從多個標準化常數中辨識出對應該總偏移值的一個標準化常數；以及將該總偏移值除以所辨識之該標準化常數所獲得的商值乘以一單位偏移電壓值，以獲得對應該總偏移值的偏移電壓。
  4. 如申請專利範圍第1項所述的資料讀取方法，該方法更包括：根據該可複寫式非揮發性記憶體模組的該些實體單元的一統計值劃分該些實體單元至多個實體單元組，其中該第一實體單元被劃分至該些實體單元組中的一第一實體單元，其中該統計值包括一抹除次數值，讀取次數值與久存值的其中之一或其組合；以及使用該最佳化讀取電壓組對劃分至該第一實體單元組的其他的一或多個第二實體單元執行另一讀取指令序列。
  5. 一種儲存控制器，用於控制配置有一可複寫式非揮發性記憶體模組的一儲存裝置，該儲存控制器包括：一連接介面電路，用以耦接至一主機系統；一記憶體介面控制電路，用以耦接至該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體單元，其中該些實體單元的每一個實體單元包括多個記憶胞；以及一處理器，耦接至該連接介面電路及該記憶體介面控制電路，其中該處理器用以選擇該些實體單元中的一第一實體單元，並且辨識對應該第一實體單元的多個第一記憶胞的多個預設位元值，其中該些預設位元值包括該可複寫式非揮發性記憶體模組的所有記憶胞的每一個記憶胞可具有的不同的多個儲存狀態，其中該處理器更用以利用一預設讀取電壓組的多個預設讀取電壓分別讀取該些第一記憶胞，以獲得對應該些第一記憶胞的多個讀取位元值，其中該些預設讀取電壓的總數為該些儲存狀態的總數減一，並且該些預設讀取電壓分別用以區分該些儲存狀態，其中該處理器根據對應該些第一記憶胞的所讀取之該些讀取位元值與所辨識之該些預設位元值來獲得分別對應該些預設讀取電壓的多個總偏移值，其中該處理器更用以根據該些總偏移值來調整該預設讀取電壓組的該些預設讀取電壓，以獲得一最佳化讀取電壓組，其中該處理器更用以指示該記憶體介面控制電路使用該最佳化讀取電壓組對該第一實體單元執行一讀取指令序列，其中在上述該處理器根據對應該些第一記憶胞的所讀取之該些讀取位元值與所辨識之該些預設位元值來獲得分別對應該些預設讀取電壓的該些總偏移值的運作中，該處理器選擇該些預設讀取電壓中尚未被選擇的一預設讀取電壓，其中該預設讀取電壓用以區分該些儲存狀態中兩個鄰近的一第一儲存狀態與一第二儲存狀態的臨界電壓分布，其中該處理器辨識該些預設位元值中為該第一儲存狀態的一第一預設位元值與該些第一記憶胞中對應該第一預設位元值的多個第二記憶胞，其中該處理器辨識該些讀取位元值中從該些第二記憶胞所讀取的多個第一讀取位元值，其中該處理器計算該些第一讀取位元值中為第二儲存狀態的一或多個第二讀取位元值的總數為一第一數值，其中該處理器辨識該些預設位元值中為該第二儲存狀態的一第二預設位元值與該些第一記憶胞中對應該第二預設位元值的多個第三記憶胞，其中該處理器辨識該些讀取位元值中從該些第三記憶胞所讀取的多個第三讀取位元值，其中該處理器計算該些第三讀取位元值中為第一儲存狀態的一或多個第四讀取位元值的總數為一第二數值，其中該處理器將該第一數值減去該第二數值所獲得的一差值作為對應所選擇之該預設讀取電壓的該總偏移值。
  6. 如申請專利範圍第5項所述的儲存控制器，其中在上述根據該些總偏移值來調整該預設讀取電壓組的該些預設讀取電壓，以獲得該最佳化讀取電壓組的運作中，該處理器根據該些預設讀取電壓的該些總偏移值來計算分別對應該預設讀取電壓組的該些預設讀取電壓的多個偏移電壓，其中該處理器將該些預設讀取電壓分別加上所對應之該些偏移電壓，以獲得該最佳化讀取電壓組的多個最佳化讀取電壓。
  7. 如申請專利範圍第5項所述的儲存控制器，其中在上述處理器根據該些預設讀取電壓的該些總偏移值來計算分別對應該預設讀取電壓組的該些預設讀取電壓的該些偏移電壓的運作中，該處理器對於該些總偏移值的每一個總偏移值，根據該總偏移值與多個偏移門檻值，從多個標準化常數中辨識出對應該總偏移值的一個標準化常數，其中該處理器將該總偏移值除以所辨識之該標準化常數所獲得的商值乘以一單位偏移電壓值，以獲得對應該總偏移值的偏移電壓。
  8. 如申請專利範圍第5項所述的儲存控制器，其中該處理器根據該可複寫式非揮發性記憶體模組的該些實體單元的一統計值劃分該些實體單元至多個實體單元組，其中該第一實體單元被劃分至該些實體單元組中的一第一實體單元，其中該統計值包括一抹除次數值，讀取次數值與久存值的其中之一或其組合，其中該處理器使用該最佳化讀取電壓組對劃分至該第一實體單元組的其他的一或多個第二實體單元執行另一讀取指令序列。
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