TWI637526B - 半導體裝置及其形成方法 - Google Patents

Abstract

本揭露係關於一種半導體裝置，其包括設置於半導體基板上之閘極結構、設置於上述閘極結構側壁上之側壁間隔物、形成於上述閘極結構兩側之半導體基板中之輕摻雜源極/汲極區、形成於上述側壁間隔物兩側之半導體基板中之源極/汲極區、形成於上述閘極結構下之半導體基板中且鄰近於上述輕摻雜源極/汲極區之暈狀植入(halo implant)區、形成於上述閘極結構下之半導體基板中且位於上述輕摻雜源極/汲極區及暈狀植入區之間之反向摻雜區(counter-doping region)。上述反向摻雜區之摻雜濃度低於暈狀植入區之摻雜濃度。

Description

半導體裝置及其形成方法

本揭露係有關於一種半導體裝置，且特別有關於一種具有暈狀植入區之半導體裝置及其形成方法。

半導體裝置已廣泛地使用於各種電子產品中，舉例而言，諸如個人電腦、手機、以及數位相機...等。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。

在半導體裝置演進的過程，持續降低之幾何尺寸為半導體之製造帶來一些挑戰，例如源極與汲極間之漏電流(leakage current)以及逆短通道效應(reverse short channel effect)。上述之漏電流若太大，將降低裝置之壽命。一般而言，可提高井區之摻雜濃度以降低漏電流，然而這將使得半導體裝置之臨界電壓變大而不利於操作。此外，若上述之逆短通道效應太過嚴重，會使得半導體裝置在短通道及長通道之臨界電壓的差異增加，造成設計上的困難。

因此，雖然現行的半導體裝置及其製造普遍地滿 足其預期之用途，但並非在各層面都令人滿意。

本揭露提供一種半導體裝置，包括：半導體基板；閘極結構，設置於上述半導體基板之上；側壁間隔物，設置於上述閘極結構之側壁上；輕摻雜源極/汲極區，形成於上述閘極結構兩側之半導體基板中；源極/汲極區，形成於上述側壁間隔物兩側之半導體基板中；暈狀植入(halo implant)區，形成於上述閘極結構下之半導體基板中且鄰近於上述輕摻雜源極/汲極區；反向摻雜區(counter-doping region)，形成於上述閘極結構下之半導體基板中且位於上述輕摻雜源極/汲極區及暈狀植入區之間。上述反向摻雜區之摻雜濃度低於暈狀植入區之摻雜濃度。

本揭露亦提供一種半導體裝置之形成方法，包括：提供半導體基板；形成閘極結構於上述半導體基板之上；形成暈狀植入區於上述閘極結構周圍及閘極結構下之半導體基板中；形成輕摻雜源極/汲極區於上述閘極結構兩側之半導體基板中，其中上述暈狀植入區鄰近於輕摻雜源極/汲極區；形成側壁間隔物於上述閘極結構之側壁上；形成源極/汲極區於上述側壁間隔物兩側之半導體基板中；以及形成反向摻雜區(counter-doping region)於上述閘極結構下之半導體基板中且位於上述輕摻雜源極/汲極區及暈狀植入區之間。上述反向摻雜區之摻雜濃度低於暈狀植入區之摻雜濃度。

100‧‧‧半導體基板

200‧‧‧井區

300‧‧‧閘極結構

302‧‧‧閘極介電層

304‧‧‧閘極電極

400‧‧‧暈狀植入區

600‧‧‧輕摻雜源極/汲極區

700‧‧‧側壁間隔物

702‧‧‧反向摻雜區

800‧‧‧源極/汲極區

C‧‧‧閘極結構中心線

D‧‧‧第一雜質

以下將配合所附圖式詳述本揭露之實施例。應注 意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露的技術特徵。

第1-6、7A、7B、8圖為一系列剖面圖，用以說明本揭露實施例之半導體裝置的製造流程。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下不同的實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與便於理解的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。

本揭露之半導裝置之形成方法，係藉由形成反向摻雜區(counter-doping region)於閘極結構下之半導體基板中，並使上述反向摻雜區之摻雜濃度低於暈狀植入區之摻雜濃度，藉此可降低逆短通道效應。此外，如前文所述，為降低源極與汲極之間的漏電流(或提高I_on/I_off的比值)，井區之摻雜濃度須 足夠，而本揭露之半導體裝置於閘極介電層之下部中所形成之正電荷則可避免或減少因井區之摻雜濃度增加而造成之半導體裝置之臨界電壓上升。在下文中將以N型金屬氧化物半導體場效電晶體(NMOS)為例進行說明，應理解的是，此技藝人士亦可將之應用於P型氧化物半導體場效電晶體(PMOS)、互補式金屬氧化物半導體電晶體(CMOS)、高壓電晶體、水平擴散金氧半場效電晶體(LDMOS)、或其他合適之半導體元件。

第1圖繪示出本揭露一實施例之起始步驟。首先，提供半導體基板100。舉例而言，半導體基板100可包括矽。在一些其他的實施例中，半導體基板100可包括矽以外的元素半導體，例如：鍺；化合物半導體，例如：碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)；合金半導體，例如：矽鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。半導體基板100亦可包括絕緣層上半導體基板(semiconductor-on-insulator，簡稱SOI)，上述絕緣層上半導體基板可包括底板、設置於底板上之埋藏氧化層、以及設於埋藏氧化層上之半導體層。

接著，如第2圖所示，於半導體基板100中植入井區雜質以形成井區200。井區200之井區雜質型態係配合後續於井區200中欲形成之半導體元件之導電型態。在本實施例中，後續將於井區200中形成N型場效電晶體(NMOS)，因此井區200之井區雜質為P型雜質，舉例而言，可佈植(implant)硼離子、 銦離子或二氟化硼離子(BF₂ ⁺)於部分之半導體基板100中以形成摻雜濃度為1E12-7E13atoms/cm²之P型井區200。舉例而言，井區200之深度可為0.03um-0.75um，但不以此為限。

接著，如第3圖所示，形成閘極結構300於井區200之上。閘極結構300可包括閘極介電層302以及設置於閘極介電層302上之閘極電極304。舉例而言，閘極介電層302可包括氧化矽或高介電常數介電材料，例如：氧化鉿(hafnium oxide；HfO₂)、氧化矽鉿(hafnium silicon oxide；HfSiO)、氮氧化矽鉿(hafnium silicon oxynitride；HfSiON)、氧化鉭鉿(hafnium tantalum oxide；HfTaO)、氧化鈦鉿(hafnium titanium oxide；HfTiO)、氧化鋯鉿(hafnium zirconium oxide；HfZrO)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化鋯(zirconium oxide)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁(hafnium dioxide-alumina；HfO₂-Al₂O₃)合金、或其他適合的介電材料，但並非以此為限。舉例而言，閘極電極304可包括多晶矽、鋁、銅、鎢、鈦、鉭、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、氮碳化鉭(TaCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、或其他適合的材料。

形成閘極結構300的製程可包括沉積、光微影圖案化及蝕刻製程。沉積製程可包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(high density plasma CVD；HDPCVD)、金屬有機化學氣相沉積 (metal organic CVD；MOCVD)、或電漿強化化學氣相沉積(plasma enhanced CVD；PECVD)。光微影圖案化製程可包括光阻塗佈(例如：旋轉塗佈)、軟烤、罩幕對準、曝光、曝光後烤(post-exposure baking)、光阻顯影、清洗、乾燥(例如：硬烤)、及/或其他適合的製程。蝕刻製程可包括乾蝕刻、濕蝕刻、及/或其他蝕刻方法(例如：反應性離子蝕刻(reactive ion etching))。

接著，如第4圖所示，形成暈狀植入區400於閘極結構300周圍及閘極結構300下之半導體基板100中。暈狀植入區400包括與井區200相同導電型態之雜質。在本實施例中，暈狀植入區400包括P型雜質，舉例而言，可以斜角佈植(tilt implant)製程將硼離子、銦離子或二氟化硼離子(BF₂ ⁺)佈植於半導體基板100中而形成摻雜濃度為1E13-4.5E13atoms/cm²之暈狀植入區400，且其離子入射方向與半導體基板之上表面之法線的夾角可為20°-50°。在一些實施例中，暈狀植入區400之摻雜濃度朝著閘極結構之中心線C逐漸減少。

接著，如第5圖所示，佈植第一雜質D於閘極電極304及半導體基板100中。舉例而言，第一雜質D可包括氮離子。在本實施例中，可以佈植製程將氮離子佈植於閘極電極304及半導體基板100中。上述佈植製程之佈植能量若太高則會影響較深層井區的部分，可能導致元件深層漏電或降低與鄰近井區隔絕效果，若太低則會影響元件特性，舉例而言，上述佈植製程之佈植能量可為6keV~40keV，較佳為10keV~30keV。上述佈植製程之佈植劑量若太高則會使得原件臨界電壓迅速將低，而 造成長/短通道元件臨界電壓差異增加，若太低則成效不彰，舉例而言，上述佈植製程之佈植劑量可為1E14-1E16atoms/cm²，較佳為5E14-6E15atoms/cm²。

接著，請參照第6圖，形成輕摻雜源極/汲極區600於閘極結構300兩側之半導體基板100中，且其鄰近於暈狀植入區400。輕摻雜源極/汲極區600包括與井區200相反導電型態之雜質。在本實施例中，輕摻雜源極/汲極區600包括N型雜質。舉例而言，可以閘極結構300充當佈植罩幕，佈植磷離子或砷離子於閘極結構300兩側之半導體基板100中以形成摻雜濃度為1E14-6E14atoms/cm²之N型輕摻雜源極/汲極區600。應注意的是，雖然於本實施例中，前述第5圖中佈植氮離子於閘極電極304及半導體基板100中之步驟係於形成輕摻雜源極/汲極區600之步驟前進行，在一些其他的實施例中，則可於形成輕摻雜源極/汲極區600之步驟後進行上述佈植氮離子之步驟。

接著，請參照第7A圖，形成側壁間隔物700於閘極結構300之側壁上。舉例而言，側壁間隔物700包括一或多層之絕緣材料(例如：SiO₂、SiN、SiON、SiOCN或SiCN)，其可以化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層氣相沉積製程(ALD)、電子束蒸鍍製程(e-beam evaporation)、或其他合適的製程沉積一間隔物層，再經非等向性的回蝕刻製程(例如：電漿蝕刻製程)而形成。在本實施例中，沉積側壁間隔物層之製程係在625-750℃之溫度下進行，因此不需要另外之熱處步驟即可將前述第5圖中佈植於半導體基板100中之氮離子擴散驅入(drive in)暈狀植入區400鄰近於輕摻雜源極/汲極區 600之部分中而形成反向摻雜區(counter-doping region)702，如第7B圖所示。

於反向摻雜區702中，擴散驅入之氮離子可使原來暈狀植入區中之P型雜質之摻雜濃度適當地降低為原來之15%-80%，在一些實施例中，其降低為原來之40%-80%而適用於一般臨界電壓(例如：臨界電壓為0.37-0.45伏特)半導體，在另一些實施例中，其降低為原來之15%-50%而適用於低臨界電壓(例如：臨界電壓為0.21-0.285伏特)半導體。在一些實施例中，擴散驅入之氮離子可使原來暈狀植入區中之P型雜質之摻雜濃度適當地降低為原來之15%-80%，而降低逆通道效應之影響。舉例而言，暈狀植入區400及反向摻雜區702之摻雜濃度比為20：3至20：16。在一些實施例中，不同於暈狀植入區400，反向摻雜區702之摻雜濃度朝著閘極結構300之中心線C逐漸增加。

此外，請繼續參照第7B圖，本實施例中形成側壁間隔物製程之溫度亦可使得前述第5圖中佈植於閘極電極304中之氮離子擴散驅入閘極介電層302而於閘極介電層302之下部形成正電荷。上述正電荷可避免或減少因井區200之摻雜濃度增加(例如：為了降低源極與汲極間之漏電流)而造成之半導體裝置之臨界電壓上升。

應注意的是，雖然於本實施例係於形成側壁間隔物700之製程中，以其製程溫度形成反向摻雜區702以及閘極介電層302下部中之正電荷，然而在一些其他的實施例中，亦可進行額外之熱處理步驟以達到相同的目的。

接著，請參照第8圖，形成源極/汲極區800於側壁 間隔物700兩側之半導體基板100中。在本實施例中，源極/汲極區800包括N型雜質，舉例而言，可以閘極結構300與側壁間隔物700充當佈植罩幕，佈植磷離子或砷離子於側壁間隔物700兩側之半導體基板100中，接著進行熱處理步驟以對摻雜物進行活化而形成摻雜濃度為8E13-4.5E15atoms/cm²之N型源極/汲極區800。舉例而言，上述熱處理步驟可為快速熱處理製程(rapid thermal process，簡稱RTP)，其熱處理溫度可為1000-1100℃，時間可為1s-20s。上述熱處理步驟亦可為爐管退火製程(furnace anneal)、非熔式雷射瞬間退火(Laser Spike Annealing，簡稱LSA)製程、熔化式雷射熱處理(Laser Thermal Processing，簡稱LTP)或其他適當之熱處理製程。在一些實施例中，上述熱處理製程亦可將前述第5圖中所佈植之氮離子擴散驅入暈狀植入區400及閘極介電層302中。

綜合上述，本揭露之半導裝置，係於閘極結構下之半導體基板中以及輕摻雜源極/汲極區與暈狀植入區之間形成反向摻雜區(counter-doping region)，並使上述反向摻雜區之摻雜濃度低於暈狀植入區之摻雜濃度，而可降低逆短通道效應。此外，本揭露之半導體裝置於閘極介電層之下部中所形成之正電荷則可避免或減少因井區之摻雜濃度增加而造成之半導體裝置之臨界電壓上升。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/ 或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。

Claims (20)

1. 一種半導體裝置，包括：一半導體基板；一閘極結構，設置於該半導體基板之上；一側壁間隔物，設置於該閘極結構之側壁上；一輕摻雜源極/汲極區，形成於該閘極結構兩側之半導體基板中；一源極/汲極區，形成於該側壁間隔物兩側之半導體基板中；一暈狀植入(halo implant)區，形成於該半導體基板中且鄰近於該輕摻雜源極/汲極區，其中該暈狀植入區延伸進入該閘極結構下方之半導體基板中；以及一反向摻雜區(counter-doping region)，形成於該閘極結構下之半導體基板中且位於該輕摻雜源極/汲極區及該暈狀植入區之間；其中該反向摻雜區之摻雜濃度低於該暈狀植入區之摻雜濃度。
2. 如申請專利範圍第1項所述之半導體裝置，其中該反向摻雜區之摻雜濃度朝著該閘極結構之中心線逐漸增加。
3. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置係為NMOS裝置，且該源極/汲極區係為N型摻雜區，該暈狀植入區及該反向摻雜區係為P型摻雜區。
4. 如申請專利範圍第3項所述之半導體裝置，其中該NMOS裝置係形成於該半導體基板中之一P型井區之中。
5. 如申請專利範圍第4項所述之半導體裝置，其中該P型井區之摻雜濃度為1E12至7E13atoms/cm²。
6. 如申請專利範圍第3項所述之半導體裝置，其中該閘極結構包括：一閘極介電層；以及一閘極電極，形成於該閘極介電層之上；其中該閘極介電層之一下部具有正電荷。
7. 如申請專利範圍第1項所述之半導體裝置，其中該暈狀植入區及該反向摻雜區之摻雜濃度比為20：3至20：16。
8. 一種半導體裝置之形成方法，包括：提供一半導體基板；形成一閘極結構於該半導體基板之上；形成一暈狀植入區於該閘極結構周圍之半導體基板中並延伸進入該閘極結構下方之半導體基板中；形成一輕摻雜源極/汲極區於該閘極結構兩側之半導體基板中，其中該暈狀植入區鄰近於該輕摻雜源極/汲極區；形成一側壁間隔物於該閘極結構之側壁上；形成一源極/汲極區於該側壁間隔物兩側之半導體基板中；以及形成一反向摻雜區(counter-doping region)於該閘極結構下之半導體基板中且位於該輕摻雜源極/汲極區及該暈狀植入區之間；其中該反向摻雜區之摻雜濃度低於該暈狀植入區之摻雜濃度。
9. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中該反向摻雜區之摻雜濃度朝著該閘極結構之中心線逐漸增加。
10. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中該暈狀植入區及該反向摻雜區之摻雜濃度比為20：3至20：16。
11. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中該半導體裝置係為NMOS裝置，且該源極/汲極區係為N型摻雜區，該暈狀植入區及該反向摻雜區係為P型摻雜區。
12. 如申請專利範圍第11項所述之半導體裝置之形成方法，更包括：佈植一井區P型雜質以形成一P型井區於該半導體基板中；其中該NMOS裝置係形成於該P型井區中。
13. 如申請專利範圍第11項所述之半導體裝置之形成方法，其中該閘極結構包括：一閘極介電層；一閘極電極，形成於該閘極介電層之上；其中形成該暈狀植入區之步驟包括：斜角佈植一P型雜質以形成該暈狀植入區於該閘極結構周圍及該閘極結構下之半導體基板中；其中形成該反向摻雜區之步驟包括：佈植一第一雜質於該閘極電極及該半導體基板中；以及進行一熱處理以將該第一雜質擴散驅入(drive in)該暈狀植 入區鄰近於該輕摻雜源極/汲極區之一部分中而形成該反向摻雜區。
14. 如申請專利範圍第13項所述之半導體裝置之形成方法，其中該第一雜質包括氮離子。
15. 如申請專利範圍第13項所述之半導體裝置之形成方法，其中形成該側壁間隔物之步驟包括：在625-750℃下沉積該側壁間隔物於該閘極結構之側壁上；其中該熱處理步驟係藉由沉積該側壁間隔物時之溫度進行。
16. 如申請專利範圍第13項所述之半導體裝置之形成方法，其中佈植該第一雜質於該閘極電極及該半導體基板中之步驟係於形成該輕摻雜源極/汲極區於該半導體基板中之步驟之前進行。
17. 如申請專利範圍第13項所述之半導體裝置之形成方法，其中佈植該第一雜質於該閘極電極及該半導體基板中之步驟係於形成該輕摻雜源極/汲極區於該半導體基板中之步驟之後進行。
18. 如申請專利範圍第13項所述之半導體裝置之形成方法，其中佈植該第一雜質於該閘極電極及該半導體基板中之步驟之佈植能量為6keV~40keV且佈植劑量為1E14-1E16atoms/cm2。
19. 如申請專利範圍第13項所述之半導體裝置之形成方法，其中該閘極介電層之一下部具有正電荷。
20. 如申請專利範圍第19項所述之半導體裝置之形成方法，其 中該閘極介電層之下部之正電荷係藉由該熱處理步驟形成。