TWI637430B - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TWI637430B
TWI637430B TW106114256A TW106114256A TWI637430B TW I637430 B TWI637430 B TW I637430B TW 106114256 A TW106114256 A TW 106114256A TW 106114256 A TW106114256 A TW 106114256A TW I637430 B TWI637430 B TW I637430B
Authority
TW
Taiwan
Prior art keywords
layers
fin
fins
layer
forming
Prior art date
Application number
TW106114256A
Other languages
English (en)
Other versions
TW201802893A (zh
Inventor
張哲誠
林志翰
曾鴻輝
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201802893A publication Critical patent/TW201802893A/zh
Application granted granted Critical
Publication of TWI637430B publication Critical patent/TWI637430B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導體裝置的形成方法包含形成多層堆疊於基底上，多層堆疊包含交替的複數個第一層和複數個第二層，將多層堆疊圖案化以形成鰭部，形成隔離區圍繞鰭部，鰭部的上部延伸至隔離區的頂面上方，形成閘極堆疊在鰭部的側壁和鰭部的上部的頂面上，閘極堆疊界定鰭部的通道區，以及從在閘極堆疊以外的鰭部移除這些第一層，移除這些第一層後，鰭部的通道區包含第一層和第二層。

Description

半導體裝置的形成方法
本發明實施例係有關於半導體技術，特別有關於鰭式場效電晶體的製造方法。
當半導體產業已經發展至奈米科技製程節點，追求較高的裝置密度、較高的性能和較低的成本時，來自製造和設計議題的挑戰已促使三維設計的發展，例如鰭式場效電晶體(fin field effect transistor，FinFET)。典型鰭式場效電晶體係製造為具有從基底延伸的薄且直立的“鰭部”(或鰭結構)，例如藉由蝕刻基底的一部分矽層來形成鰭部。鰭式場效電晶體的通道在這直立鰭部中形成。提供閘極於鰭部上(例：包覆)。在通道的兩邊有閘極容許來自通道兩邊的閘極控制。然而，在半導體的製造中，此部件(features)和製程的實施仍有許多挑戰。
根據一些實施例，提供半導體裝置的形成方法。半導體裝置的形成方法包含形成多層堆疊於基底上，多層堆疊包括交替的複數個第一層和複數個第二層，將多層堆疊圖案化以形成鰭部，形成隔離區於鰭部周圍，鰭部的上部延伸至隔離區的頂面上方，在鰭部的上部的側壁和頂面上形成閘極堆疊，閘極堆疊界定鰭部的通道區，以及從在閘極堆疊以外的鰭部移 除這些第一層，其中在移除這些第一層後，鰭部的通道區包含第一層和第二層。
根據另一些實施例，提供半導體裝置的形成方法。半導體裝置的形成方法包含形成鰭部於基底上，鰭部包括交替的複數個第一層和複數個第二層，形成隔離區於鰭部周圍，鰭部的上部延伸至隔離區的頂面上方，在鰭部的上部的側壁和頂面上形成第一閘極堆疊，第一閘極堆疊界定鰭部的通道區，從在第一閘極堆疊以外的鰭部選擇性地移除這些第一層，以及從在第一閘極堆疊以外的鰭部移除這些第二層，以形成複數個凹陷於鰭部，其中在移除這些第二層的步驟後，鰭部的通道區包含第一層和第二層。
根據又另一些實施例，提供半導體裝置的形成方法。半導體裝置的形成方法包含形成含有多層堆疊的複數個鰭部，多層堆疊包含交替的複數個第一層和複數個第二層，進行鰭部切割製程以移除這些鰭部中的一些，其中在鰭部切割製程後，保留至少兩個鰭部，形成第一閘極介電和第一閘電極於上述至少兩個鰭部的側壁和頂面上，第一閘極介電和第一閘電極界定上述至少兩個鰭部的通道區，使用第一閘極介電和第一閘電極作為遮罩，選擇性蝕刻多層堆疊的這些第一層，選擇性地蝕刻這些第一層後，使用第一閘極介電和第一閘電極作為遮罩，蝕刻這些第二層，以形成複數個凹陷於上述至少兩個鰭部中，在蝕刻這些第二層後，在上述至少兩個鰭部的這些凹陷內磊晶生長複數個源/汲極區域，以及用第二閘極介電和第二閘電極取代第一閘極介電和第一閘電極。
20、102‧‧‧基底
22‧‧‧緩衝層
24‧‧‧多層堆疊
26‧‧‧第一層
28‧‧‧第二層
29‧‧‧遮罩
30‧‧‧隔離區
31‧‧‧虛設介電層
32‧‧‧虛設閘極介電
33‧‧‧虛設閘極層
34‧‧‧虛設閘極
36‧‧‧閘極間隔物
37‧‧‧孔隙/空氣間隙
38‧‧‧磊晶源/汲極區
40、46‧‧‧層間介電
42、108‧‧‧閘極介電
44、110‧‧‧閘電極
48‧‧‧接觸窗
100‧‧‧鰭式場效電晶體
104‧‧‧隔離區
106‧‧‧鰭部
112、114‧‧‧源極/汲極區
為了讓本發明實施例的各個觀點能更明顯易懂，以下配合所附圖式作詳細說明。應該注意，根據工業中的標準範例，各個部件(features)未必按比例繪製。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
第1圖是鰭式場效電晶體的範例之三維示意圖。
第2圖到第5圖、第6A圖到第6B圖、第7A圖到第7C圖、第8A圖到第8C圖、第9A圖到第9C圖、第10A圖到第10C圖、第11A圖到第11C圖、第12A圖到第12C圖、第13A圖到第13C圖、第14A圖到第14C圖和第15A圖到第15C圖係根據一些實施例製造鰭式場效電晶體的中間階段的剖面示意圖。
以下揭露內容提供了許多用於實現在此所提供之本發明實施例的不同部件的不同實施例或範例。以下描述各部件及其排列方式的具體範例以簡化本發明實施例。當然，這些僅僅是範例，而不在於限制本發明實施例之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，為了容易描述，在此可以使用例如“在...底下”、“在...下方”、“下”、“在...上方”、“上”等空間相關用語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件之間的關係。除了圖中所示的方位外，空間相關用語可涵蓋裝置在使用或操作中的不同方位。裝置可以採用其他方式定向(旋轉90度或在其他方位上)，並且在此使用的空間相關描述可以同樣地作出相應的解釋。
根據不同實施例，提供鰭式場效電晶體(FinFETs)和其形成方法，並對形成鰭式場效電晶體的中間階段說明。一些在此討論的實施例是在使用閘極後製製程(gate-last process)(有時稱為取代閘極製程(replacement gate process))形成鰭式場效電晶體的情況下討論。在其它實施例中，可使用閘極先製製程(gate-first process)。在此對一些實施例的變化進行討論。本發明所屬技術領域中具有通常知識者將輕易地了解在其它實施例範圍內所考量而做的其它改變。雖然方法實施例以特定順序討論，但其它不同的方法實施例可以任何合邏輯的順序執行，且可包含比在此描述的步驟較少或較多的步驟。
在明確地談論說明的實施例之前，對本發明實施例的某些有利的部件和觀點進行一般性地談論。一般來說，本發明實施例是半導體裝置和其形成方法，藉由改善鰭部圖案化製程以改善鰭式場效電晶體裝置的可靠性。除此之外，當為了源/汲極區而使鰭部產生凹陷時，這道製程流程可改善鰭部凹陷製程的負荷。尤其是，如那些以下揭露的實施例，其包含使用在通道區的多層鰭部(例如在閘極堆疊下方)和在通道區以外 的空氣間隙或孔隙的製程流程。當為了源/汲極區而使鰭部產生凹陷時，這些介於層間的孔隙/空氣間隙使蝕刻製程得以改善。再者，與包含單層材料的鰭部相比，在多層鰭部上進行鰭部切割製程會在鰭部產生較少的壓力。這些在鰭部切割製程和產生凹陷步驟的改善可改善鰭式場效電晶體裝置的可靠性、漏電和生產率。
在製造過程中，考慮製造N型裝置，例如N型鰭式場效電晶體和P型裝置，例如P型鰭式場效電晶體兩者的一些實施例。因此，一些實施例考慮了互補裝置的形成。以下圖示可說明一個裝置，但本發明所屬技術領域中具有通常知識者將輕易了解，可在製造過程中形成多個裝置，其中一些具有不同的裝置類型。以下討論形成互補裝置的一些觀點，雖然這樣的觀點未必能在圖示中說明。
第1圖以三維視角說明鰭式場效電晶體100的範例。鰭式場效電晶體100包含鰭部106在基底102上。基底102包含隔離區104，而鰭部106從相鄰的隔離區104之間凸出於隔離區104之上。閘極介電108沿著鰭部106的側壁且位於鰭部106的頂面之上，閘電極110位於閘極介電108之上。源/汲極區112和114相對於閘極介電108和閘電極110設置於鰭部106的相反兩邊。第1圖進一步說明後續圖示所使用的參考剖面。B-B剖面穿過鰭式場效電晶體100的通道、閘極介電108和閘電極110。C-C剖面平行於B-B剖面且穿過源/汲極區112和114。A-A剖面垂直於B-B剖面且沿著鰭部106的縱軸，而且在例如源/汲極區112和114之間的電流之方向上。為了清 楚起見，後續圖示可參照這些參考剖面。
第2圖到第5圖、第6A圖到第6B圖、第7A圖到第7C圖、第8A圖到第8C圖、第9A圖到第9C圖、第10A圖到第10C圖、第11A圖到第11C圖、第12A圖到第12C圖、第13A圖到第13C圖、第14A圖到第14C圖和第15A圖到第15C圖是根據一些實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。第2圖到第15C圖說明類似第1圖的鰭式場效電晶體100的鰭式場效電晶體，除了在一些圖示中是針對多個鰭部和多層鰭部。第2圖到第5圖說明沿著B-B剖面的示意圖。在第6A圖到15C圖中，以“A”結尾標註的圖示說明A-A剖面，以“B”結尾標註的圖示說明B-B剖面，以“C”結尾標註的圖示說明C-C剖面。
第2圖說明基底20有多層堆疊24在基底20上方。基底20可以是半導體基底，例如：主體半導體基底、絕緣體上半導體(semiconductor-on-insulator，SOI)基底、多層或梯度基底、或與上述類似的基底。基底20可包含半導體材料，例如元素半導體，其包含矽和鍺；化合物或合金半導體，其包含SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb及/或GaInAsP；或前述之組合。基底20可為摻雜或不摻雜。在特定實例中，基底20是主體矽基底，其可為晶圓。
進一步在第2圖中，緩衝層22和多層堆疊24在基底20上方形成。在一些實施例中，緩衝層22是磊晶生長於基底20上。此磊晶生長可使用金屬有機化學氣相沉積法 (Metal-Organic Chemical Vapor Deposition，MOCVD)、分子束磊晶成長法(Molecular Beam Epitaxy，MBE)、液相磊晶成長法(Liquid Phase Epitaxy，LPE)、氣相磊晶成長法(Vapor Phase Epitaxy，VPE)、超高真空化學氣相沉積法(Ultra-High-Vacuum Chemical Vapor Deposition，UHVCVD)、類似的方法或前述之組合。緩衝層22可以是第四族(group IV)材料，例如：Si、Ge、SiGe、SiGeSn或類似的材料；三五族(group III-group V)的化合物材料，例如：GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP或類似的材料。緩衝層22可為結晶材料，且可具有與基底20的結晶材料的自然晶格常數不匹配的自然晶格常數，在此緩衝層22於基底20上生長。緩衝層22可為鬆弛材料，其例如可由塑性鬆弛(plastic relaxation)造成。緩衝層22可具有均勻的組成(uniform composition)或改變的組成(varying composition)，例如漸變的組成(graded composition)。漸變組成可大致上為線性地漸變或不連續地漸變。緩衝層22可具有大於臨界厚度的厚度，使得緩衝層22之遠離基底20的表面包含具有鬆弛的自然晶格常數之結晶結構。如將於後續討論的，在緩衝層22之遠離基底20的表面之晶格常數可適當地在多層堆疊24中誘發應力。在一些實施例中，緩衝層22可以被省略，例如如果基底20是結晶材料，且此結晶材料具有可適當地在多層堆疊24中誘發期望的應力的晶格常數。在上述的特定實例中，緩衝層22之遠離基底20的表面是Si0.75Ge0.25，其為鬆弛的，且緩衝層22的厚度範圍介於約50nm到約500nm，例如約100nm。
雖然圖示中沒有特別說明，可在緩衝層22和/或基底20內形成適當的井區。例如，P井(p-well)可在基底20的第一區內形成，在此形成N型裝置，例如N型鰭式場效電晶體；而N井(n-well)可在基底20的第二區內形成，在此形成P型裝置，例如P型鰭式場效電晶體。
例如，為了在第一區內形成P井，可在基底20的第二區的緩衝層22上形成光阻。光阻可被圖案化以露出基底20的第一區。光阻可藉由使用旋塗技術形成，且可使用可接受的光微影技術將其圖案化。一旦光阻被圖案化，可在第一區實行P型雜質植入，且光阻可作為遮罩，以大致上地防止P型雜質植入第二區。P型雜質可為硼、氟化硼(BF2)或類似物，且植入第一區的P型雜質濃度等於或小於1018cm-3，例如介於約1017cm-3和約1018cm-3之間。在植入之後，光阻可被移除，例如藉由可接受的灰化製程。
再者，為了在第二區形成N井，可在基底20的第一區的緩衝層22上方形成光阻。光阻可被圖案化以露出基底20的第二區。光阻可藉由使用旋塗技術形成，且可使用可接受的光微影技術將其圖案化。一旦光阻被圖案化，可在第二區實施N型雜質植入，且光阻可作為遮罩，以大致上地防止N型雜質植入第一區。N型雜質可為磷、砷或其它類似物，且植入第二區的N型雜質濃度等於或小於1018cm-3，例如介於約1017cm-3和約1018cm-3之間。在植入之後，光阻可被移除，例如藉由可接受的灰化製程。在植入之後，可實施退火，以活化植入的P型和N型雜質。上述植入可在第一區形成P井並且在 第二區形成N井。
在其它實施例中，在緩衝層22的磊晶成長過程中，可在原位(in situ)形成P井和N井。位於不同區域的緩衝層22可在不同成長步驟下磊晶成長，以容許在不同區域有不同的摻質類型，在這些不同區域中有不同的井形成。
進一步在第2圖中，多層堆疊24在緩衝層22上形成。多層堆疊24包含交替的複數個第一層26和複數個第二層28。在一些實施例中，多層堆疊24可為包含應變層的超晶格，且多層堆疊24可被稱為超晶格。在一些實施例中，這些第一層26和第二層28中的每一個磊晶成長於其下方的層上。上述的磊晶成長可使用金屬有機氣相化學沉積法(MOCVD)、分子束磊晶成長法(MBE)、液相磊晶成長法(LPE)、氣相磊晶成長法(VPE)、超高真空化學氣相沉積法(UHVCVD)、其它類似方法或上述方法之組合。這些第一層26和第二層28中的每一個可為第四族(group IV)材料，例如：Si、Ge、SiGe、SiGeSn或類似物；三五族(group III-group V)化合物材料(compound material)，例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP或類似材料。多層堆疊24可包含任意數量的第一層26和任意數量的第二層28。如圖示，多層堆疊24有四個第一層26和四個第二層28。
這些第一層26和第二層28中的每一個都可為結晶材料。在一些實施例中，第一層26或第二層28中的一個各自族的自然晶格常數(natural lattice constant)大於緩衝層22之遠離基底20的表面的晶格常數(或基底20的晶格常數，如果 緩衝層22被省略)，且第一層26或第二層28中的其他一個各自的族的自然晶格常數小於緩衝層22之遠離基底20的表面的晶格常數(或基底20的晶格常數，如果緩衝層22被省略)。因此，在這些實施例中，第一層26可受到應力成為第一應變類型，而第二層28可受到應力成為與第一應變類型相反的第二應變類型。進一步在這些實施例中，這些第一層26和第二層28中的每一個都可具有小於臨界厚度的厚度，如在從約3nm到20nm的範圍內。
在一些實施例中，第一層26的結晶材料的自然晶格常數大於緩衝層22之遠離基底20的表面的晶格常數(或基底20的晶格常數，如果緩衝層22被省略)，且第二層28的結晶材料的自然晶格常數小於緩衝層22之遠離基底20的表面的晶格常數(或基底20的的晶格常數，如果緩衝層22被省略)。因此，在這些實施例中，第一層26可被壓縮應變，而第二層28可被拉伸應變。
在其它實施例中，第一層26的結晶材料的自然晶格常數小於緩衝層22之遠離基底20的表面的晶格常數(或基底20的晶格常數，如果緩衝層22被省略)，而第二層28的結晶材料的自然晶格常數大於緩衝層22之遠離基底20的表面的晶格常數(或基底20的的晶格常數，如果緩衝層22被省略)。因此，在這些實施例中，第一層26可被拉伸應變，而第二層28可被壓縮應變。
在上述提及的特定實例中，這些第一層26中的每一個皆是Si0.50Ge0.50層，其具有大於緩衝層22的Si0.75Ge0.25 的自然晶格常數，且有小於臨界厚度的厚度，例如在從約3nm到20nm的範圍內。因此，在這特定實例中，第一層26被壓縮應變。進一步在上述提及的特定實例中，這些第二層28中的每一個皆是Si層，其具有小於緩衝層22的Si0.75Ge0.25的自然晶格常數，且有小於臨界厚度的厚度，如在從約3nm到20nm的範圍內。因此，在這特定實例中，第二層28被拉伸應變。
在更多的實施例中，第一層26或第二層28的群組中的一個或兩者具有各自的結晶材料的自然晶格常數，其大致上跟緩衝層22之遠離基底20的表面的晶格常數相等(或與基底20的晶格常數相等，如果緩衝層22被省略)。因此，第一層26或第二層28的群組中的一個或兩者可被鬆弛。在一些實施例中，第一層26的每一層都被鬆弛，而第二層28則被壓縮或拉伸應變。在其它實施例中，第二層28的每一層都被鬆弛，而第一層26被壓縮或拉伸應變。在更多的實施例中，這些第一層26和第二層28中的每一層都被鬆弛。
在一些實施例中，第一層26的材料與第二層28的材料不同。材料的不同可容許如前述的不同應變，和/或可容許在第一層26和第二層28之間的蝕刻選擇性，將下文清楚闡述。
在第3圖，藉由在多層堆疊24中和鰭部的相反邊形成溝槽而形成包含多層堆疊24的鰭部。在一些實施例中，鰭部可藉由蝕刻出穿過多層堆疊24和進入緩衝層22，但沒完全穿過緩衝層22的溝槽而形成。在一些實施例中，溝槽可延伸穿過多層堆疊24和緩衝層22，但沒進入基底20。在一些實 施例中，溝槽可延伸穿過多層堆疊24和緩衝層22且進入基底20。上述蝕刻可為任何可接受的蝕刻製程，如反應式離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、其它類似製程或前述的組合。上述蝕刻可為異向性(anisotropic)。
在第4圖，至少一些鰭部透過鰭部切割製程被移除。鰭部切割製程可利用遮罩29。遮罩29可為光阻或任何適合的遮罩層。在一些實施例中，鰭部切割製程是電漿乾性蝕刻製程。在一些實施例中，鰭部切割製程可為任何可接受的蝕刻製程，像反應式離子蝕刻(RIE)、中性束蝕刻(NBE)、其它類似蝕刻製程或前述的組合。上述蝕刻可為異向性。如圖示說明，在鰭部切割製程後，保留兩個鰭部，但根據結構的需求，可保留更多或更少的鰭部。再者，如圖示說明，多層堆疊24的其中一層(例：一個第一層26)留在切割過的鰭部，但可保留多層堆疊24中的更多層。與包含單層材料的鰭部相比，在包含多層堆疊24的鰭部實行此鰭部切割製程可在鰭部上產生較少的應力。
在第5圖，於溝槽內填充用於形成隔離區30的絕緣材料。絕緣材料可為氧化物例如氧化矽、氮化物、類似材料或前述之組合，且可藉由高密度電漿化學氣相沉積法(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積法(flowable CVD，FCVD)(例：在遙控電漿系統中以化學氣相沉積為主的材料沉積，且之後固化使其轉變成另一材料，如氧化物)、類似方法或前述之組合。其它藉由任何 可接受的製程形成的絕緣材料都可使用。在說明的實施例中，絕緣材料是藉由可流動化學氣相沉積(FCVD)製程形成的氧化矽。一旦絕緣材料形成，可實行退火製程。再者，平坦化製程，如化學機械研磨法(chemical mechanical polish，CMP)，可移除任何過多的絕緣材料，且形成共平面之絕緣材料的頂面和鰭部的頂面。
進一步在第5圖中，讓絕緣材料凹陷，使得鰭部，例如：多層堆疊24的這些第一層26和第二層28中的一個或更多個，從相鄰的隔離區30之間凸出，隔離區30可被稱為淺溝槽隔離區(Shallow Trench Isolation regions，STI regions)。使用可接受的蝕刻製程讓隔離區30產生凹陷，如對絕緣材料有選擇性的蝕刻製程。例如，化學氧化物的移除可使用CERTAS®的蝕刻，或可使用Applied Materials SICONI設備或稀釋的氫氟酸。在一些實施例中，在絕緣材料產生凹陷之後，絕緣材料的頂面位在切割後的鰭部之上且覆蓋上述鰭部(見第5圖)。
本發明所屬技術領域中具有通常知識者將輕易地了解，有關第2圖到第5圖所描述的製程只是鰭部可如何形成的一個實例。在另一實施例中，可於基底20的頂面之上形成介電層；可蝕刻出穿過此介電層的溝槽；可於溝槽中磊晶成長多層堆疊24；以及可讓介電層產生凹陷，使得多層堆疊24從介電層凸出以形成鰭部。在更多的實施例中，溝槽可在緩衝層22和/或基底20內形成，以形成犧牲鰭部；可在溝槽內形成介電層，且介電層位於基底20的頂面上方；可讓犧牲鰭部產生 凹陷，以在介電層內形成凹陷；可於凹陷中磊晶成長多層堆疊24；且可讓介電層產生凹陷，使得多層堆疊24從介電層凸出以形成鰭部。
第6A和6B圖說明在第5圖中延伸穿過隔離區30的鰭部中的一個的剖面示意圖，此示意圖與第5圖有同樣的製程時間點。第7A到15C圖說明第6A和6B圖中的鰭部之後續製程。
在第7A、7B和7C圖中，虛設介電層31在鰭部上形成。虛設介電層31可為例如：氧化矽、氮化矽、前述之組合或類似材料，且可依照可接受的技術進行沉積或熱生長，如化學氣相沉積法、熱氧化法或前述之類似方法。進一步在第7A、7B和7C圖中，虛設閘極層33在虛設介電層31之上形成。虛設閘極層33可沉積於虛設介電層31上方，如藉由使用化學氣相沉積法或類似方法，然後被平坦化，如藉由化學機械研磨法。，虛設閘極層33可包含例如多晶矽，然而其它具有高蝕刻選擇性的材料也可能被使用。雖然未圖示說明，遮罩層可形成於虛設閘極層33之上。遮罩層可例如藉由使用化學氣相沉積法或類似方法沉積於虛設閘極層33之上。遮罩層可包含例如氮化矽、氮氧化矽、氮化碳矽(silicon carbon nitride)或類似材料。
在第8A、8B和8C圖中，使用可接受的光微影技術和蝕刻技術將遮罩層圖案化(如果有使用遮罩層)，以形成遮罩。再者，可將虛設閘極層33和虛設介電層31圖案化，例如：藉由使用可接受的蝕刻技術來轉移遮罩的圖案，以分別自虛設 閘極層33和虛設介電層31形成虛設閘極34和虛設閘極介電32。蝕刻可包含可接受的異向性蝕刻，如反應式離子蝕刻、中性束蝕刻或前述之類似蝕刻。虛設閘極34覆蓋鰭部的通道區。虛設閘極34也可有大致垂直於鰭部縱向方向的縱向方向。
移除虛設介電層31和虛設閘極層33，露出通道區以外的多層堆疊24(參閱例如第8C圖)。在一些實施例中，位於虛設閘極34和虛設閘極介電32底下的鰭部之多層堆疊24未被蝕刻或移除，且在蝕刻製程的期間和之後都大致上沒變。
雖然未特別地以圖示說明，可在輕摻雜源/汲極區(lightly doped source/drain，LDD)執行植入或電漿摻雜(plasma doping，PLAD)。與上述的植入相似，遮罩例如光阻可形成於第二區之上，第二區例如是針對P型裝置，並露出第一區，第一區例如是針對N型裝置，且N型雜質可藉由電漿植入或引進在第一區露出的鰭部。然後，上述遮罩可被移除。之後，遮罩如光阻可形成於第一區之上，並露出第二區，且P型雜質可藉由電漿植入或引進在第二區露出的鰭部。然後，上述遮罩可被移除。N型雜質可為先前討論過的任何N型雜質，而P型雜質可為先前討論過的任何P型雜質。輕摻雜源/汲極區的雜質濃度可從約1015cm-3到約1016cm-3。可使用退火來活化植入的雜質。
進一步在第8A、8B和8C圖中，沿著虛設閘極34和虛設閘極介電32的側壁形成閘極間隔物36。閘極間隔物36可藉由順應性地沉積一材料，如藉由化學氣相沉積法或類似方法，之後異向性地蝕刻此材料，以移除在虛設閘極34和虛設 閘極介電32的側壁以外的上述材料而形成。閘極間隔物36的材料可為氮化矽、氮化碳矽、前述之組合或類似材料。
在第9A、9B和9C圖中，移除在虛設閘極34和虛設閘極介電32的以外的多層堆疊24的第一層26，以在剩餘的第二層28之間形成孔隙37(有時稱為空氣間隙)。第一層26的移除可透過選擇性蝕刻製程。在一些實施例中，大致上只有多層堆疊24的第一層26被蝕刻。此蝕刻的結果為在虛設閘極34和虛設閘極介電32以外的第一層26被移除。上述的蝕刻製程可為溼式蝕刻製程。在一些實施例中，蝕刻劑可為溼式蝕刻劑，如稀釋的氫氧化銨過氧化氫混合物(ammonium hydroxide-hydrogen peroxide mixture，APM)、硫酸過氧化氫混合物(sulfuric acid-hydrogen peroxide mixture，SPM)或類似蝕刻劑。在一些實施例中，上述的蝕刻製程可為乾式等向性蝕刻製程。在一些實施例中，乾式蝕刻的蝕刻劑可為HCl氣體、Cl2氣體和/或NF3氣體之混合物或類似氣體。本發明所屬技術領域中具有通常知識者當可輕易地理解，HCl氣體和Cl2氣體的選擇性可藉由控制蝕刻製程的溫度和壓力而改變。任何其它對第一層26具有蝕刻選擇性的蝕刻製程都可使用。在一些實施例中，閘極間隔物36並未在上述的製程中較早形成，而是在虛設閘極34和虛設閘極介電32以外的第一層26被移除之後才形成。
在第10A、10B和10C圖中，移除在虛設閘極34和虛設閘極介電32以外的多層堆疊24的第二層28，以在鰭部形成凹陷。凹陷在鰭部的源/汲極區形成，使得虛設閘極34設 置於凹陷之間。可使用任何合適且對鰭部有選擇性的蝕刻形成凹陷，例：多層堆疊24中的多層從隔離區30之間凸出。蝕刻製程可為乾式蝕刻製程或溼式蝕刻製程。凹陷可藉由使用任何可接受的蝕刻製程進行蝕刻而形成，如：反應式離子蝕刻、中性束蝕刻、類似的蝕刻或前述之組合。在一實施例中，凹陷在電漿乾式蝕刻製程中形成。此乾式蝕刻可為異向性的。在一些實施例中，凹陷在溼式蝕刻製程中形成。此蝕刻製程可為任何可接受的蝕刻製程，例：四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4OH)、能蝕刻矽且對矽和隔離區及/或閘極密封間隔物的材料之間具有良好的蝕刻選擇性的溼式蝕刻劑、類似蝕刻劑或前述之組合。此溼式蝕刻可為等向性的。在一些實施例中，當第二層28是唯一保留在虛設閘極34和虛設閘極介電32以外的層時，凹陷蝕刻製程對第二層28具有選擇性。
藉由移除第一層26，以在源/汲極區形成孔隙37，改善在第10A到10C圖中源/汲極凹陷製程的負荷。尤其是例如那些在此揭露的實施例，其包含製程流程在通道區(例：在閘極堆疊下方)使用多層鰭部，且在通道區以外使用空氣間隙或孔隙。當為了源/汲極區而使鰭部凹陷時，這些在層之間的孔隙/空氣間隙讓蝕刻製程得以改善。在凹陷步驟的改善可改善鰭式場效電晶體裝置的可靠性、漏電和生產率。
在第11A、11B和11C圖中，於凹陷形成後，在凹陷中磊晶成長磊晶源/汲極區38。磊晶的源/汲極區38在鰭部的源/汲極區中形成，使得虛設閘極34設置於磊晶源/汲極區 38之間。磊晶成長可藉由使用金屬有機化學氣相沉積法(MOCVD)、分子束磊晶成長法(MBE)、液相磊晶成長法(LPE)、氣相磊晶成長法(VPE)、類似的方法或前述之組合。磊晶源/汲極區38可包含任何可接受的材料，如適合於裝置類型，例：N型或P型的材料。例如，用於N型裝置的磊晶源/汲極區38可包含矽、SiC、SiCP、SiGeP、SiP、SiGeSnP或類似的材料，且用於P型裝置的磊晶源/汲極區38可包含SiGe、SiGeB、Ge、GeB、GeSn、GeSnB、摻雜硼的三五族化合物材料(boron-doped III-V compound material)或類似的材料。磊晶源/汲極區38可有從鰭部各自的外緣面升起的表面，且可能有多個切面。
雖然沒有特別地圖示說明，可在互補裝置中的P型裝置的磊晶源/汲極區38和N型裝置的磊晶源/汲極區38使用不同的材料。例如，當露出和處理基底20的第二區(例：P型裝置將形成的位置)，以形成磊晶源/汲極區38時，可用第一硬遮罩遮蔽基底20的第一區(例：N型裝置將形成的位置)。之後第一硬遮罩可被移除，並且可形成第二硬遮罩。當露出和處理第一區以形成磊晶源/汲極區38時，可用第二硬遮罩遮蔽第二區。之後第二硬遮罩可被移除。
鰭部的磊晶源/汲極區38可被植入摻雜物，類似於先前討論過用來形成輕摻雜源/汲極區的製程，接著再進行退火。源/汲極區可具有的雜質濃度介於約1019cm-3和約1021cm-3之間。用在第一區的N型裝置的源/汲極區的N型雜質可為先前討論過的N型雜質中的任何一個，而用在第二區的P型裝置的源/汲極區的P型雜質可為先前討論過的P型雜質中的任何 一個。在其它實施例中，磊晶源/汲極區38可在成長過程中進行原位(in situ)摻雜。
雖然未顯示，相鄰鰭部的磊晶源/汲極區38可合併，以形成連續的磊晶源/汲極區。在磊晶源/汲極區38形成之後，可在磊晶源/汲極區38上形成覆蓋層(capping layer)(未顯示)。覆蓋層可被視為磊晶源/汲極區38的一部份。在一些實施例中，覆蓋層磊晶成長於磊晶源/汲極區38上。覆蓋層有助於保護磊晶源/汲極區38，以避免其在後續製程(例：蝕刻製程、溫度處理等等)中發生摻雜物損失。磊晶源/汲極區38的外形(topography)可受控制而成非平面。
在第12A、12B和12C圖中，底部層間介電40(inter-layer dielectric，ILD0)在鰭部之上形成。ILD0 40可包含第一層，如蝕刻停止層(etch stop layer，ESL)(未顯示)，其順應性地形成在磊晶源/汲極區38、閘極間隔物36、虛設閘極34(或遮罩，如果有)和隔離區30上。在一些實施例中，蝕刻停止層可包含氮化矽、碳氮化矽或類似材料，並且可使用原子層沉積法(atomic layer deposition，ALD)、化學氣相沉積法(CVD)、類似方法或前述之組合而形成。ILD0 40可更包含第二層沉積於第一層之上。ILD0 40的第二層可包含磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-doped Phospho-Slilicate Glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped Silicate Glass，USG)或類似材料，且可用任何合適的方法沉積，例如化學氣相沉積法(CVD)、電漿增強化學氣相沉積法 (plasma-enhanced CVD，PECVD)、可流動的化學氣相沉積法(FCVD)、類似方法或前述之組合。
進一步在第12A、12B和12C圖中，實施平坦化製程，如化學機械研磨法(CMP)，使得ILD0 40的頂面與虛設閘極34的頂面齊平。化學機械研磨法也可從虛設閘極34上方移除遮罩，如果有遮罩的話。因此，穿過ILD0 40露出虛設閘極34的頂面。
在第13A、13B和13C圖中，虛設閘極34和虛設閘極介電32在蝕刻步驟中被移除，因此，形成穿過ILD0 40直到鰭部如多層堆疊24，且被閘極間隔物36界定的開口。開口露出鰭部如多層堆疊24的通道區。通道區設置於相鄰成對的磊晶源/汲極區38之間。上述的蝕刻步驟可對虛設閘極34和虛設閘極介電32的材料有選擇性，上述的蝕刻可為乾式或溼式蝕刻。在蝕刻過程中，當蝕刻虛設閘極34時，虛設閘極介電32可被用來當作蝕刻停止層。在移除虛設閘極34之後，虛設閘極介電32可被蝕刻。
在第14A、14B和14C圖中，在穿過ILD0 40的開口中形成閘極介電42和閘電極44。閘極介電42可包含在開口中和鰭部上形成的界面介電。界面介電例如可為氧化物或類似材料，可透過熱氧化法、原子層沉積法、化學氣相沉積法或類似方法形成。閘極介電42可更包含高介電常數介電層順應性地形成(conformally formed)於ILD0 40的頂面上和沿著閘極間隔物36的側壁形成於開口中，且形成在界面介電上。高介電常數介電層可具有大於約7.0的介電常數值，且可包含金屬氧 化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb和前述之組合的矽酸鹽。高介電常數介電層的形成方法可包含原子層沉積法、化學氣相沉積法、分子束沉積法(molecular beam deposition，MBD)、類似方法或前述之組合。其它實施例考慮其它用於閘極介電42的材料，如非高介電常數的材料。
閘電極44形成於閘極介電42上。閘電極44可為多層結構。例如，閘電極44可包含順應性地形成於閘極介電42上的覆蓋層，一或更多功函數調整層(work function tuning layer)順應性地形成於覆蓋層上，以及含金屬的材料，如金屬，形成於功函數調整層上且填充開口。在一實例中，覆蓋層可包含在閘極介電42上的第一子層(sub-layer)，由TiN或類似材料形成，可使用原子層沉積法、化學氣相沉積法或類似方法形成，且在第一子層之上的第二子層由TaN或類似材料形成，可使用原子層沉積法、化學氣相沉積法或類似方法形成。功函數調整層可由TiAl、TiN或類似材料形成，可使用原子層沉積法、化學氣相沉積法或類似方法形成。含金屬的材料可為鎢(W)、鋁(Al)、鈷(Co)、釕(Ru)、前述之組合物或類似材料，可使用化學氣相沉積法、物理氣相沉積法(physical vapor deposition，PVD)、類似方法或前述之組合進行沉積。
接著，可執行平坦化製程，例如化學機械研磨法，以移除閘電極44和閘極介電42多餘的部分，多餘的部分位於層間介電層(ILD0)40的頂面之上。
在第15A、15B和15C圖中，上層間介電層(ILD1)46沉積於ILD0 40和閘電極44上方，並且形成穿過 ILD1 46和ILD0 40到磊晶源/汲極區38的接觸窗48。ILD1 46由介電材料形成，如：磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)或類似材料，且可用任何合適的方法沉積，如：化學氣相沉積法和電漿增強化學氣相沉積法。形成穿過ILD1 46和ILD0 40用於接觸窗48的開口，可使用可接受的光微影技術和蝕刻技術來形成開口。在上述開口中形成襯層例如擴散阻隔層、黏著層或類似層，以及導體材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導體材料可為銅、銅合金、銀、金、鎢、鋁、鎳或類似材料。可執行平坦化製程，如化學機械研磨法，以從ILD1 46的表面移除多餘的材料，剩餘的襯層和導體材料在開口中形成接觸窗48。可執行退火製程，以在磊晶源/汲極區38和接觸窗48之間的界面分別形成金屬矽化物。
雖然未明顯地表示，本發明所屬技術領域中具有通常知識者可輕易地理解，可在第15A、15B和15C圖的結構上執行進一步的製程步驟。例如，可於ILD1 46上形成各個金屬間介電層(Inter-Metal Dielectrics，IMD)和它們相對應的金屬化層。
本發明實施例包含半導體裝置和其形成方法，藉由改善鰭部的圖案化製程，以改善鰭式場效電晶體裝置的可靠性。此外，當為了源/汲極區在鰭部產生凹陷時，此製程流程可改善鰭部凹陷製程的負荷。尤其是，如那些在下文所揭露的實施例包含製程流程，其在通道區(例：在閘極堆疊之下)內使用多層鰭部，且在通道區以外使用空氣間隙或孔隙。當為了源 /汲極區在鰭部產生凹陷時，這些介於層間的孔隙/空氣間隙使蝕刻製程得以改善。再者，與包含單一材料層的鰭部相比，在多層鰭部執行鰭部切割製程會在鰭部上產生較少應力。這些在鰭部切割製程和凹陷步驟中的改善能改善鰭式場效電晶體裝置的可靠性、漏電和生產率。
一些實施例為半導體裝置的形成方法，此方法包含形成鰭部於基底之上，鰭部包含交替的複數個第一層和複數個第二層，在鰭部周圍形成隔離區，鰭部的上部延伸到隔離區的頂面上方，形成第一閘極堆疊於鰭部的上部之側壁和頂面上，第一閘極堆疊界定鰭部的通道區，從在第一閘極堆疊以外的鰭部選擇性移除第一層，並且從在第一閘極堆疊以外的鰭部移除第二層，在鰭部形成複數個凹陷，其中在移除第二層後，鰭部的通道區包含第一層和第二層兩者。
另一些實施例是半導體裝置的形成方法，此方法包含形成多層堆疊於基底上，多層堆疊包含交替的複數個第一層和複數個第二層，將多層堆疊圖案化以形成鰭部，在鰭部周圍形成絕緣區，鰭部的上部部分延伸到絕緣區的頂面上方，於鰭部的上部之側壁和頂面上形成閘極堆疊，閘極堆疊界定鰭部的通道區，從在閘極堆疊以外的鰭部移除第一層，其中在移除第一層後，鰭部的通道區包含第一層和第二層兩者。
一些更多的實施例是半導體裝置的形成方法，此方法包含形成複數鰭部，其包含多層堆疊，多層堆疊包含交替的複數個第一層和複數個第二層，進行鰭部切割製程，以移除這些鰭部中的一些，其中在鰭部切割製程後，保留至少兩個鰭 部，形成第一閘極介電和第一閘電極於上述的至少兩個鰭部的側壁和頂面上，第一閘極介電和第一閘電極界定上述的至少兩個鰭部的通道區，使用第一閘極介電和第一閘電極作為遮罩，選擇性蝕刻多層堆疊的第一層，在選擇性蝕刻第一層後，使用第一閘極介電和第一閘電極作為遮罩，蝕刻第二層以在上述的至少兩個鰭部形成凹陷，在蝕刻第二層後，在上述的至少兩個鰭部的凹陷中磊晶成長源/汲極區，以及用第二閘極介電和第二閘電極取代第一閘極介電和第一閘電極。
以上概述了數個實施例的特徵，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解，可以使用本發明實施例作為基礎，設計或修改用於實現與在此所介紹的實施例相同目的及/或達到相同優點的其他製程和結構。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的構造並不背離本發明實施例的精神和範圍，並且在不背離本發明實施例的精神和範圍的情況下，在此可以做出各種改變、取代或其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (13)

  1. 一種半導體裝置的形成方法，包括：形成一多層堆疊於一基底上，該多層堆疊包括交替的複數個第一層和複數個第二層；圖案化該多層堆疊以形成複數個鰭部；執行一鰭部切割製程以移除該些鰭部中的一些，其中在該鰭部切割製程後，保留一第一鰭部；形成一隔離區於該第一鰭部周圍，該第一鰭部的一上部延伸至該隔離區的一頂面上方；形成一閘極堆疊在該第一鰭部的該上部的側壁和一頂面上，該閘極堆疊界定該第一鰭部的一通道區；以及從在該閘極堆疊以外的該第一鰭部移除該些第一層，其中在該移除該些第一層後，該第一鰭部的該通道區包含該些第一層和該些第二層。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括：從在該閘極堆疊以外的該第一鰭部移除該些第二層，移除該些第二層的該步驟在該第一鰭部形成複數個凹陷，其中在移除該些第二層的該步驟後，該第一鰭部的該通道區包含該些第一層和該些第二層。
  3. 如申請專利範圍第2項所述之半導體裝置的形成方法，更包括：在該第一鰭部的該些凹陷內磊晶成長複數個源/汲極區。
  4. 如申請專利範圍第1、2或3項所述之半導體裝置的形成方 法，其中該些第一層中的每一個受到壓縮應變，且該些第二層中的每一個受到拉伸應變；或該些第一層中的每一個受到拉伸應變，且該些第二層中的每一個受到壓縮應變。
  5. 如申請專利範圍第1、2或3項所述之半導體裝置的形成方法，其中從在該閘極堆疊以外的該第一鰭部移除該些第一層包括選擇性地蝕刻在該閘極堆疊以外的該些第一層。
  6. 一種半導體裝置的形成方法，包括：形成一鰭部於一基底上，該鰭部包括交替的複數個第一層和複數個第二層；形成一隔離區於該鰭部周圍，該鰭部的一上部延伸至該隔離區的一頂面上方；形成一第一閘極堆疊在該鰭部的該上部的側壁和一頂面上，該第一閘極堆疊界定該鰭部的一通道區；於一第一移除製程中，從在該第一閘極堆疊以外的該鰭部移除該些第一層，其中在該第一移除製程之後，該些第二層保留在該第一閘極堆疊外；以及在該第一移除製程之後，於一第二移除製程中，從在該第一閘極堆疊以外的該鰭部移除該些第二層，該第二移除製程形成複數個凹陷於該第一閘極堆疊以外的該鰭部，其中在移除該些第二層的該步驟後，該鰭部的該通道區包含該些第一層和該些第二層。
  7. 如申請專利範圍第6項所述之半導體裝置的形成方法，更包括：在該鰭部的該些凹陷內磊晶成長複數個源/汲極區；或 形成複數個鰭部於該基底之上，以及執行一鰭部切割製程，以移除該些鰭部中的一些鰭部，其中在該鰭部切割製程後，保留至少一個鰭部；或用一第二閘極堆疊取代該第一閘極堆疊。
  8. 如申請專利範圍第6或7項所述之半導體裝置的形成方法，其中該些第一層中的每一個受到壓縮應變，且該些第二層中的每一個受到拉伸應變。
  9. 一種半導體裝置的形成方法，包括：形成包括一多層堆疊的複數個鰭部，該多層堆疊包括交替的複數個第一層和複數個第二層；執行一鰭部切割製程以移除該些鰭部中的一些，其中在該鰭部切割製程後，保留至少兩個鰭部；形成一第一閘極介電和一第一閘電極於該至少兩個鰭部的側壁和一頂面上，該第一閘極介電和該第一閘電極界定該至少兩個鰭部的通道區；使用該第一閘極介電和該第一閘電極作為一遮罩，選擇性地蝕刻該多層堆疊的該些第一層；在選擇性地蝕刻該些第一層後，使用該第一閘極介電和該第一閘電極作為一遮罩，蝕刻該些第二層，以形成複數個凹陷於該至少兩個鰭部中；在蝕刻該些第二層後，在該至少兩個鰭部的該些凹陷內磊晶生長複數個源/汲極區域；以及用一第二閘極介電和一第二閘電極取代該第一閘極介電和該第一閘電極。
  10. 如申請專利範圍第9項所述之半導體裝置的形成方法，其中選擇性地蝕刻該些第一層的該步驟完全移除該些第一層；或在選擇性地蝕刻該些第一層之後和蝕刻該些第二層之前，在該至少兩個鰭部中相鄰的該些第二層之間有孔隙。
  11. 如申請專利範圍第9或10項所述之半導體裝置的形成方法，其中蝕刻該些第二層的該步驟是異向性蝕刻或等向性蝕刻。
  12. 如申請專利範圍第1或9項所述之半導體裝置的形成方法，其中該多層堆疊包括應變層。
  13. 如申請專利範圍第9或10項所述之半導體裝置的形成方法，其中在執行該鰭部切割製程後，該些第一層或該些第二層中的至少一個保留在該移除後的鰭部。
TW106114256A 2016-04-28 2017-04-28 半導體裝置的形成方法 TWI637430B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662328868P 2016-04-28 2016-04-28
US62/328,868 2016-04-28
US15/286,280 2016-10-05
US15/286,280 US9953874B2 (en) 2016-04-28 2016-10-05 FinFETs and methods of forming FinFETs

Publications (2)

Publication Number Publication Date
TW201802893A TW201802893A (zh) 2018-01-16
TWI637430B true TWI637430B (zh) 2018-10-01

Family

ID=60157071

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106114256A TWI637430B (zh) 2016-04-28 2017-04-28 半導體裝置的形成方法

Country Status (3)

Country Link
US (3) US9953874B2 (zh)
CN (1) CN107424933B (zh)
TW (1) TWI637430B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722046B2 (en) * 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
CN109952654B (zh) * 2016-11-14 2023-05-05 东京毅力科创株式会社 在纳米线和纳米板处理中防止块体硅电荷转移的方法
KR102620595B1 (ko) * 2018-01-22 2024-01-03 삼성전자주식회사 소자분리막을 갖는 반도체 소자 및 그 제조 방법
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
US10685866B2 (en) 2018-09-10 2020-06-16 International Business Machines Corporation Fin isolation to mitigate local layout effects
US10658224B2 (en) 2018-09-10 2020-05-19 International Business Machines Corporation Method of fin oxidation by flowable oxide fill and steam anneal to mitigate local layout effects
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
TWI734257B (zh) * 2018-11-16 2021-07-21 美商安托梅拉公司 包含用於降低接觸電阻之源極/汲極摻雜物擴散阻擋超晶格的半導體元件及相關方法
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
EP3871270A1 (en) * 2018-11-16 2021-09-01 Atomera Incorporated Finfet including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance and associated methods
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10580866B1 (en) * 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10580867B1 (en) * 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US12000062B1 (en) * 2019-07-30 2024-06-04 United States Of America As Represented By The Secretary Of The Air Force Method for the deposition of monocrystalline or polycrystalline tin alloys on crystallographcially mis-matched or amorphous substrates
US11245029B2 (en) * 2019-08-22 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stack

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201332111A (zh) * 2011-12-23 2013-08-01 Intel Corp 具有非離散源極及汲極區域的奈米線結構
US20140191297A1 (en) * 2013-01-09 2014-07-10 International Business Machines Corporaton Strained finfet with an electrically isolated channel
TW201535727A (zh) * 2013-12-19 2015-09-16 Intel Corp 具有基於混合幾何的主動區的非平面半導體裝置
TW201535492A (zh) * 2013-12-27 2015-09-16 Intel Corp 全周閘架構的選擇蝕刻
US20150372104A1 (en) * 2014-06-23 2015-12-24 Stmicroelctronics, Inc. Multi-channel gate-all-around fet

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043576A (ja) * 2000-07-24 2002-02-08 Univ Tohoku 半導体装置
US7705345B2 (en) * 2004-01-07 2010-04-27 International Business Machines Corporation High performance strained silicon FinFETs device and method for forming same
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8461008B2 (en) * 2011-08-15 2013-06-11 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits in bulk semiconductor substrates
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
CN104126228B (zh) * 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法
US20140091279A1 (en) 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
US8956942B2 (en) * 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
US9224866B2 (en) * 2013-08-27 2015-12-29 Globalfoundries Inc. Suspended body field effect transistor
US9121890B2 (en) * 2013-10-30 2015-09-01 Globalfoundries Inc. Planar metrology pad adjacent a set of fins of a fin field effect transistor device
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US10134840B2 (en) * 2015-06-15 2018-11-20 International Business Machines Corporation Series resistance reduction in vertically stacked silicon nanowire transistors
US9660032B2 (en) * 2015-06-22 2017-05-23 International Business Machines Corporation Method and apparatus providing improved thermal conductivity of strain relaxed buffer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201332111A (zh) * 2011-12-23 2013-08-01 Intel Corp 具有非離散源極及汲極區域的奈米線結構
US20140191297A1 (en) * 2013-01-09 2014-07-10 International Business Machines Corporaton Strained finfet with an electrically isolated channel
TW201535727A (zh) * 2013-12-19 2015-09-16 Intel Corp 具有基於混合幾何的主動區的非平面半導體裝置
TW201535492A (zh) * 2013-12-27 2015-09-16 Intel Corp 全周閘架構的選擇蝕刻
US20150372104A1 (en) * 2014-06-23 2015-12-24 Stmicroelctronics, Inc. Multi-channel gate-all-around fet

Also Published As

Publication number Publication date
CN107424933B (zh) 2020-07-24
TW201802893A (zh) 2018-01-16
US20180240711A1 (en) 2018-08-23
US11177178B2 (en) 2021-11-16
US11164788B2 (en) 2021-11-02
US9953874B2 (en) 2018-04-24
CN107424933A (zh) 2017-12-01
US20170316980A1 (en) 2017-11-02
US20200294859A1 (en) 2020-09-17

Similar Documents

Publication Publication Date Title
TWI637430B (zh) 半導體裝置的形成方法
US10868005B2 (en) FinFETs and methods of forming finFETs
US10163903B2 (en) FETS and methods of forming FETS
US10269618B2 (en) FETS and methods of forming FETS
CN108122846B (zh) 包括鳍式场效应晶体管的半导体器件及其形成方法
TWI791855B (zh) 半導體裝置及其製造方法和多閘極半導體裝置
US9704883B2 (en) FETS and methods of forming FETS
TWI590451B (zh) 鰭式場效電晶體結構及其形成方法
US11791421B2 (en) Nanosheet field-effect transistor device and method of forming
CN109841618B (zh) 半导体结构切割工艺和由此形成的结构
US10510861B1 (en) Gaseous spacer and methods of forming same
US11362199B2 (en) Semiconductor device and method
US11949002B2 (en) Semiconductor device and method
TW202032635A (zh) 半導體裝置及其形成方法
TWI795774B (zh) 填充結構及其製造方法
US11942532B2 (en) Fin field-effect transistor and method of forming the same
US20230040843A1 (en) Nanostructure field-effect transistor device and method of forming
US20240055480A1 (en) Semiconductor structure and manufacturing method thereof
US10529861B2 (en) FinFET structures and methods of forming the same
TW202145300A (zh) 半導體裝置及其製造方法
CN115763520A (zh) 半导体器件及其形成方法
CN115377001A (zh) 半导体装置的制造方法