TWI635534B - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件的製造方法。首先，提供基底，基底包括第一區、第二區與第三區，其中第二區位於第一區與第三區之間。接著，在基底上形成隔離結構，隔離結構至少位於第一區與第二區上。之後，進行移除步驟，以移除第一區上的隔離結構，形成一第一開口，裸露出基底的頂面。繼之，於基底上形成閘極結構，覆蓋部分第一區的基底以及第二區的部分隔離結構。接著，於閘極結構的一側之第一區的基底中形成具有第一導電型的第一摻雜區，以及於第三區的基底中形成具有第一導電型的第二摻雜區。

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，更特別的是有關於一種橫向擴散金氧半導體元件及其製造方法。
橫向擴散金氧半導體(laterally diffused metal oxide semiconductor,LDMOS)元件是一種典型的高壓元件，其可與互補式金氧半導體製程整合，藉以在單一晶片上製造控制、邏輯以及電源開關。LDMOS元件在操作時必須具有高崩潰電壓(breakdown voltage)以及低的開啟電阻(on-state resistance，Ron)。具有高崩潰電壓以及低的開啟電阻的LDMOS元件在高壓應用時具有較低的功率損耗。此外，較低的開啟電阻則可以使得電晶體在飽和狀態時具有較高的汲極電流藉以增加元件的操作速度。然而，目前的LDMOS電晶體的開啟電阻無法進一步下降，以獲得更佳的元件特性。故，此領域極需一種具有高崩潰電壓及/或低開啟電阻的LDMOS電晶體，以提升LDMOS電晶體的元件特性。
本發明實施例提供一種具有高崩潰電壓及/或低導通電阻之半導體元件及其製作方法。
本發明實施例提出一種半導體元件的製造方法。首先，提供基底，基底包括第一區、第二區與第三區，其中第二區位於第一區與第三區之間。接著，在基底上形成隔離結構，隔離結構至少位於第一區與第二區上。之後，進行移除步驟，以移除第一區上的隔離結構，形成第一開口，裸露出基底的頂面。繼之，於基底上形成閘極結構，閘極結構覆蓋部分第一區的基底以及第二區的部分隔離結構。接著，於閘極結構的一側之第一區的基底中形成具有第一導電型的第一摻雜區，以及於第三區的基底中形成具有第一導電型的第二摻雜區。
本發明實施例提出一種半導體元件，包括基底、隔離結構、閘極結構、第一摻雜區與第二摻雜區。基底包括第一區、第二區與第三區，其中第二區位於第一區與第三區之間。隔離結構位於基底的第二區上，且至少一部分之隔離結構的底面與基底的頂面實質上共平面。隔離結構自第二區的一端連續延伸至第二區的另一端。閘極結構覆蓋部分第一區的基底以及第二區的部分隔離結構。第一摻雜區具有第一導電型，位於第一區的基底中，與閘極結構的一側相鄰。第二摻雜區具有第一導電型，位於第三區的基底中，與隔離結構的一側相鄰。
本發明實施例提出一種半導體元件，包括基底、隔離結 構、閘極結構、第一摻雜區與第二摻雜區。基底包括第一區、第二區與第三區，其中第二區位於第一區與第三區之間。隔離結構位於基底的第二區上，且至少一部分之隔離結構的底面與基底的頂面實質上共平面。隔離結構自第二區的一端連續延伸至第二區的另一端。隔離結構的形成方法包括以局部氧化法形成場氧化層，接著進行圖案化製程，移除部分場氧化層。閘極結構覆蓋部分第一區的基底以及第二區的部分隔離結構。第一摻雜區具有第一導電型，位於第一區的基底中，與閘極結構的一側相鄰。第二摻雜區具有第一導電型，位於第三區的基底中，與隔離結構的一側相鄰。
本發明實施例的半導體元件中，由於隔離結構的底面與基底的頂面實質上共平面，可減短源極區至汲極區的電流路徑長度，進而降低半導體元件的導通電阻，提高半導體元件的崩潰電壓，進而提升半導體元件的效能。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧基底
10a、10a_1、10a_2、10a_3‧‧‧基底的頂面
12‧‧‧第一區
14‧‧‧第二區
16‧‧‧第三區
20、21、120‧‧‧開口
22、122、222、322‧‧‧閘極結構
28、30‧‧‧摻雜區
32‧‧‧摻雜區、源極區
34‧‧‧摻雜區、汲極區
37、38、40‧‧‧圖案化的光阻層
41‧‧‧光罩
46‧‧‧電子流方向
48a、118a、218a、318a‧‧‧頂面
48b、118b、218b、318b‧‧‧底面
60、62、64、66‧‧‧空乏區
117、118、217、218、317、318‧‧‧隔離結構
118c、218c、218d、318c、318d‧‧‧側壁
124、224、324‧‧‧閘介電層
125、225、325‧‧‧閘極導體層
126、226、326‧‧‧摻雜的多晶矽層
136、236、336‧‧‧矽化金屬層
I-I、II-II、III-III、IV-IV‧‧‧線
A-A、B-B、C-C、D-D‧‧‧線
θ、β、γ、δ、σ‧‧‧角度
W1、W2、W3‧‧‧寬度
圖1A至圖1H為依照本發明一實施例所繪示的半導體元件的製造流程的剖面示意圖。
圖2A至圖2H為依照本發明另一實施例所繪示的半導體元件的製造流程的剖面示意圖。
圖3A至圖3H為依照本發明又一實施例所繪示的半導體元件的製造流程的剖面示意圖。
圖4A為比較例之半導體元件的局部剖面放大圖。
圖4B為本發明例一之半導體元件的局部剖面放大圖。
圖4C為本發明例二之半導體元件的局部剖面放大圖。
圖4D為本發明例三之半導體元件的局部剖面放大圖。
圖5為模擬沿著圖4A的半導體元件在切線I-I之處、圖4B之半導體元件在切線II-II之處、圖4C之半導體元件在切線III-III之處以及圖4D之半導體元件在切線IV-IV之處的導通電阻(Ron)、開啟狀態崩潰電壓(on-BVD)與關閉狀態崩潰電壓(BVDSS)。
圖6A為模擬圖4A的比較例之半導體元件在關閉狀態時的電位分布圖。
圖6B為模擬圖4B的例一之半導體元件在關閉狀態時的電位分布圖。
圖6C為模擬圖4C的例二之半導體元件在關閉狀態時的電位分布圖。
圖6D為模擬圖4D的例三之半導體元件在關閉狀態時的電位分布圖。
圖7A為模擬沿著圖4A的半導體元件在切線I-I之處、圖4B之半導體元件在切線II-II之處、圖4C之半導體元件在切線III-III之處以及圖4D之半導體元件在切線IV-IV之處，在開啟狀態的電流密度。
圖7B為沿著圖6A的半導體元件在切線A-A之處、圖6B之半導體元件在切線B-B之處、圖6C之半導體元件在切線C-C之處以及圖6D之半導體元件在切線D-D之處，在關閉狀態時的電場分布圖。
圖1A至圖1H為依照本發明一實施例所繪示的半導體元件的製造流程的剖面示意圖。
以下，將以第一導電型為N型，第二導電型為P型來說明，但本發明並不以此為限。本領域具有通常知識者應了解，亦可以將第一導電型置換成P型，將第二導電型置換成N型。其中，N型摻質例如是磷或砷；P型摻質例如是硼。
首先，請參照圖1A，提供具有第二導電型摻質之基底10，基底10包括第一區12、第二區14與第三區16，其中第二區14位於第一區12與第三區16之間。基底10可由選自於Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的族群中的至少一種半導體材料形成。此外，也可使用絕緣體上有矽(silicon on insulator，SOI)基底。接著，在基底10上形成墊氧化層(未繪示)。墊氧化層的材料例如是氧化矽或是其他合適的材料。墊氧化層的形成方法例如是熱氧化法。之後，進行離子植入製程，在基底10中形成第一導電型的摻雜區28。繼之，在基底10上形成隔離結構117。隔離結構117至少位於第一區12與第二區14上。隔離結構 117的材料例如是氧化矽。隔離結構117的厚度例如是約為3000Å(Angstrom)至約為6000Å。在此實施例中，隔離結構117的形成方法例如是局部氧化法(LOCal Oxidation of Silicon，LOCOS)。更具體地說，於第三區16的墊氧化層上方形成圖案化的罩幕層17。圖案化的罩幕層17的材料例如是氮化矽或是其他合適的材料，形成方法例如是化學氣相沈積法。之後，以圖案化的罩幕層17為罩幕，以例如是濕式氧化法的方式成長場氧化層。隔離結構117的形成方法並不限於本實施例所述之局部氧化法，亦可使用淺溝渠隔離法，或是化學氣相沈積法搭配圖案化製程(例如是微影與蝕刻製程)等。在其他實施例中，基底10可更包含具有第一導電型的磊晶層(未繪示)，之後可如前所述，在磊晶層上形成墊氧化層，再進行離子植入製程，以在磊晶層中形成第一導電型的摻雜區28。繼之，在磊晶層上形成隔離結構117。
之後，請參照圖1B與圖1C，以例如是濕式移除法移除圖案化的罩幕層17。其後，進行移除步驟，以移除第一區12上的隔離結構117，以形成隔離結構118。隔離結構118具有第一開口20，裸露出第一區12的基底10的頂面10a_1。移除的方法可以採用例如是微影與蝕刻製程。更具體地說，請參照圖1B，在隔離結構117上形成圖案化的光阻層37，接著，以圖案化的光阻層37為罩幕，蝕刻隔離結構117，以形成如圖1C所示之具有第一開口20的隔離結構118。蝕刻隔離結構117的方法例如是乾式蝕刻法。之後將圖案化的光阻層37移除。
接著，請參照圖1D，在第一區12的基底10的頂面10a_1上形成閘介電層124，其材料例如是氧化矽、氮化矽或是介電常數大於4的高介電常數材料。閘介電層124形成方法例如是熱氧化法，當然也可以採用任何合適的方式。接著，在閘介電層124上形成閘極導體層125。閘極導體層125可以是由單一的材料所構成，例如是摻雜的多晶矽層。閘極導體層125也可以是由兩種或兩種以上的材料所構成，例如是摻雜的多晶矽層126以及矽化金屬層136所構成。摻雜的多晶矽層126的形成方法例如是化學氣相沈積法。矽化金屬層136包括耐火金屬之矽化金屬層，例如是鎳、鈷、鈦、銅、鉬、鉭、鎢、鉺、鋯、鉑與這些金屬的合金的矽化物之其中之一。矽化金屬層136的形成方法例如是物理氣相沈積法，例如蒸鍍或濺鍍。然後，在基底10上形成光阻層，接著進行微影製程，以形成圖案化的光阻層38。圖案化的光阻層38裸露出第一區12上的閘極導體層125。
之後，請參照圖1D與圖1E，以圖案化的光阻層38為蝕刻罩幕，進行蝕刻製程，以圖案化閘極導體層125與閘介電層124，形成開口120。開口120暴露出部分的第一區12的基底10的頂面10a_1。接著，以圖案化的光阻層38為植入罩幕，進行離子植入製程，將具有第二導電型的摻質植入於基底10中，以在第一區12的基底10中形成具有第二導電型的摻雜區30。
之後，請參照圖1F，移除圖案化的光阻層38。其後，進行回火步驟，以使摻雜區30的摻質活化。
繼之，請參照圖1G，在基底10上形成光阻層。接著進行微影製程，以形成圖案化的光阻層40。圖案化的光阻層40覆蓋位於第一區12之閘極導體層125以及基底10中部分的摻雜區30以及部分的第二區14上的閘極導體層125，而裸露出部分的第二區14之閘極導體層125以及第三區16的閘極導體層125。
之後，請參照圖1G與圖1H，以圖案化的光阻層40為罩幕，再次圖案化閘極導體層125與閘介電層124，以在基底10上形成閘極結構122。閘極結構122覆蓋部分第一區12中的摻雜區30，並延伸覆蓋第二區14上的部分隔離結構118，裸露出第三區16的基底10的頂面10a_3、第二區14的部分隔離結構118以及第一區12的部分摻雜區30。之後，在基底10上形成圖案化的光阻層(未繪示)，接著，進行離子植入製程，以形成具有第一導電型的摻雜區32以及具有第一導電型的摻雜區34。在本實施例中，摻雜區32與摻雜區34的摻質濃度高於摻雜區28的摻質濃度；而摻雜區30的摻質濃度高於基底10的第二導電型的摻質濃度。摻雜區32位於第一區12的摻雜區30中，與閘極結構122的一側相鄰。在一實施例中，摻雜區32可做為源極區。在另一實施例中，摻雜區32可以是具有摻雜濃度更高的兩個第一導電型的摻雜區(未繪示)以做為源極區，且兩個源極區之間還有第二導電型的摻雜區以作為基極(bulk)(例如是N+/P+/N+)(未繪示)。在又另一實施例中，摻雜區32的一部份可以是一淡摻雜源極區(LDD)，前述淡摻雜源極區(LDD)與閘極結構122相鄰。
摻雜區34位在第三區16的摻雜區28中，與隔離結構118的一側相鄰。在一實施例中，摻雜區34可做為另一汲極區。在另一實施例中，摻雜區34可做為漂移區(例如是N型漂移區)，且其中還具有摻雜濃度更高的第一導電型的摻雜區(未繪示)以做為另一汲極區。
請參照圖1H，本實施例的半導體元件，例如是橫向擴散金氧半導體，其包括基底10、隔離結構118、閘極結構122、具有第一導電型的摻雜區28、具有第二導電型的摻雜區30、具有第一導電型的摻雜區32以及具有第一導電型的摻雜區34。基底10包括第一區12、第二區14與第三區16，其中第二區14位於第一區12與第三區16之間，第三區16的基底10之頂面10a_3的高度高於第一區12的基底10之頂面10a_1的高度。隔離結構118具有傾斜的頂面118a，其位於基底10的第二區14上，且至少一部分的隔離結構118的底面118b與第一區12的基底10的頂面10a_1實質上共平面。此外，隔離結構118自第二區14接近第一區12的一端連續延伸至第二區14接近第三區16的另一端。隔離結構118至少有一側之側壁與基底10的頂面10a_1可實質上垂直，或依照實際的需要利用例如蝕刻製程的控制調整為例如鈍角。在一實施例中，隔離結構118靠近第一區12之一側的側壁118c與基底10的頂面10a_1所夾的角度θ約為直角或鈍角。閘極結構122覆蓋部分的第一區12的基底10以及第二區14的部分隔離結構118。摻雜區28位於第一區12、第二區14以及第三區16的基底 10中。摻雜區30位於第一區12的摻雜區28中。摻雜區32位於摻雜區30中，與閘極結構122的一側相鄰。摻雜區34位於第三區16的摻雜區28中，與隔離結構118的一側相鄰。
圖2A至圖2H為依照本發明另一實施例所繪示的半導體元件的製造流程的剖面示意圖。
請參照圖2A，首先，在基底10之上形成隔離結構217，隔離結構217覆蓋基底10的第一區12、第二區14與第三區16。隔離結構217的材料例如氧化矽。隔離結構217的厚度例如是約為3000Å至約為6000Å。隔離結構217的形成方法例如是化學氣相沈積法。在另一實施例中，形成隔離結構217的方法可以是淺溝渠隔離法。
接著，請參照圖2B至圖2C，進行移除步驟，以移除第一區12與第三區16上的隔離結構217。更具體地說，請參照圖2B，在隔離結構217上形成光阻層(未繪示)，接著進行微影製程以形成圖案化的光阻層37。之後，請參照圖2C，以圖案化的光阻層37為蝕刻罩幕，蝕刻隔離結構217，以形成具有第一開口20與第二開口21的隔離結構218。第一開口20與第二開口21分別裸露出第一區12之基底10的頂面10a_1與第三區16之基底10的頂面10a_3。之後，移除圖案化的光阻層37
之後，請參照圖2D至圖2H，後續的製程，與上述實施例對應圖1D至圖1H所述者相同，於此不再贅述。
請參照圖2H，本實施例的半導體元件，例如是橫向擴散 金氧半導體，其包括基底10、隔離結構218、閘極結構222、具有第一導電型的摻雜區28、具有第二導電型的摻雜區30、具有第一導電型的摻雜區32以及具有第一導電型的摻雜區34。基底10包括第一區12、第二區14與第三區16，其中第二區14位於第一區12與第三區16之間。第一區12的基底10之頂面10a_1、第二區14的基底10之頂面10a_2與第三區16的基底10之頂面10a_3三者實質上共平面。隔離結構218具有平坦的頂面218a，其位於基底10的第二區14上，且隔離結構218的底面218b與第二區14的基底10之頂面10a_2實質上共平面，亦即，隔離結構218的底面218b與基底10之頂面10a實質上共平面。此外，隔離結構218自第二區14接近第一區12的一端連續延伸至第二區14接近第三區16的另一端。在一實施例中，隔離結構218鄰近第一區12之一側的側壁218c與基底10的頂面10a所夾的角度β可以是直角或依照實際的需要利用例如蝕刻製程的控制調整為例如鈍角；隔離結構218鄰近第三區16之一側的側壁218d與基底10的頂面10a所夾的角度γ可以是直角或依照實際的需要利用例如蝕刻製程的控制調整為例如鈍角。閘極結構222覆蓋部分的第一區12的基底10以及第二區14的部分隔離結構218。摻雜區28位於第一區12、第二區14以及第三區16的基底10中。摻雜區30位於第一區12的摻雜區28中。摻雜區32位於摻雜區30中，與閘極結構222的一側相鄰。摻雜區34位於第三區16的摻雜區28中，與隔離結構218的一側相鄰。
圖3A至圖3H為依照本發明又一實施例所繪示的半導體元件的製造流程的剖面示意圖。
首先，請參照圖3A，在基底10上形成隔離結構317。隔離結構317覆蓋基底10的第一區12、第二區14與第三區16。隔離結構317的材料例如是氧化矽。隔離結構317的形成方法例如是化學氣相沈積法。隔離結構317的厚度例如是約為3000Å至約為6000Å。在另一實施例中，形成隔離結構317的方法可以是淺溝渠隔離法。
接著，請參照圖3B與圖3C，進行移除步驟，移除第一區12與第三區16上的隔離結構317，並且使所留下來的隔離結構318具有階梯狀之頂面318a。更具體地說，請參照圖3B，在隔離結構317上形成光阻層(未繪示)，接著，以光罩41對光阻層進行曝光與顯影製程，以形成圖案化的光阻層37。
之後，請參照圖3C，以圖案化的光阻層37為蝕刻罩幕，蝕刻隔離結構317，以形成具有第一開口20與第二開口21的隔離結構318，且隔離結構318覆蓋基底10之第二區14的頂面10a_2。更特別的是，隔離結構318的表面為具有階梯狀之頂面318a。第一開口20與第二開口21分別裸露出基底10的頂面10a_1與頂面10a_3。之後，將圖案化的光阻層37移除。在以上的實施例中，光罩41可以是漸進式光罩，圖案化的光阻層37可以是經由一次的曝光與一次的顯影製程形成。然而，本發明並不以此為限，在另一個實施例中，也可以使用多個光罩來進行多次的曝光與顯影 製程來達成。
接著，請參照圖3D至圖3H，後續的製程，與上述實施例對應圖1D至圖1H所述者相同，於此不再贅述。
請參照圖3H，本實施例的半導體元件，例如是橫向擴散金氧半導體，其包括基底10、隔離結構318、閘極結構322、具有第一導電型的摻雜區28、具有第二導電型的摻雜區30、具有第一導電型的摻雜區32與具有第一導電型的摻雜區34。基底10包括第一區12、第二區14與第三區16，其中第二區14位於第一區12與第三區16之間。第一區12的基底10之頂面10a_1、第二區14的基底10之頂面10a_2與第三區16的基底10之頂面10a_3三者實質上共平面。隔離結構318位於基底10的第二區14上，具有階梯狀的頂面318a。且隔離結構318的底面318b與第二區14的基底10之頂面10a_2實質上共平面，亦即，隔離結構318的底面318b與基底10之頂面10a實質上共平面。此外，隔離結構318自第二區14接近第一區12的一端連續延伸至第二區14接近第三區16的另一端。在一實施例中，隔離結構318鄰近第一區12之一側的側壁318c與基底10的頂面10a所夾的角度σ可以是直角或依照實際的需要利用例如蝕刻製程的控制調整為例如鈍角；鄰近第三區16之一側的側壁318d與基底10的頂面10a所夾的角度δ可以是直角或依照實際的需要利用例如蝕刻製程的控制調整為例如鈍角。閘極結構322也具有階梯狀的表面，其覆蓋部分的第一區12的基底10以及第二區14的部分隔離結構318。摻雜區28位於 第一區12、第二區14以及第三區16的基底10中。摻雜區30位於第一區12的摻雜區28中。摻雜區32位於摻雜區30中，與閘極結構322的一側相鄰。摻雜區34位於第三區16的摻雜區28中，與隔離結構318的一側相鄰。
在本發明實施例的半導體元件製程中，隔離結構118、218、318的至少部分的底面118b、218b、318b與基底10的頂面10a實質上共平面，因此可減短摻雜區32至摻雜區34(即相當於源極區至汲極區或汲極區至源極區)的電流路徑長度，進而達到改善導通電阻之功效。以下，將以模擬例驗證本發明實施例之效果。
圖4A為比較例之半導體元件的局部剖面放大圖。圖4B為例1之半導體元件的局部剖面放大圖。圖4C為例2之半導體元件的局部剖面放大圖。圖4D為例3之半導體元件的局部剖面放大圖。
請參照圖4A至圖4D，在圖4A至圖4D的半導體元件中，已形成閘極結構22、122、222、322，與隔離結構48、118、218、318。箭號46表示元件在開啟狀態時的電子流方向，其中電子流與電流的方向相反。比較例(圖4A)中的半導體的隔離結構48之底面48b成弧形，不與基底10的頂面10a實質上共平面。例1(圖4B)的隔離結構118之部分底面118b與基底10的頂面10a實質上共平面。例2(圖4C)與例3(圖4D)的隔離結構218、318之底面218b、318b與基底10的頂面10a實質上共平面。從箭號46所代表之電荷方向可得知，相較於比較例(圖4A)之半導體元件的電流路徑長 度，由於例1至例3(圖4B至圖4D)之半導體元件之隔離結構118、218、318的至少部分底面118b、218b、318b與基底10的頂面10a實質上共平面，因此電流路徑較短。
圖5為模擬沿著圖4A(比較例)的半導體元件在切線I-I之處、圖4B(例1)之半導體元件在切線II-II之處、圖4C(例2)之半導體元件在切線III-III之處以及圖4D(例3)之半導體元件在切線IV-IV之處的導通電阻(Ron)、開啟狀態崩潰電壓(on-BVD)與關閉狀態崩潰電壓(BVDSS)。
圖5之導通電阻、開啟狀態崩潰電壓與關閉狀態崩潰電壓之數值皆已以圖4A之半導體元件之模擬數據來正規化。請同時參照圖4A至圖4D以及圖5，就開啟狀態崩潰電壓而言，圖4B、圖4C與圖4D的半導體元件與圖4A之半導體元件實質上相差不多。然而，例1至例3(圖4B至圖4D)的三個實施例的導通電阻值明顯小於比較例(圖4A)之半導體元件的導通電阻值。更具體地說，例1、例2與例3(圖4B、圖4C與圖4D)之半導體元件的導通電阻值分別較比較例(圖4A)之半導體元件的導通電阻值小約22%、25%與27%。另外，相較於比較例(圖4A)之半導體元件的關閉狀態崩潰電壓值，例1、例2與例3(圖4B、圖4C與圖4D)的半導體元件的關閉狀態崩潰電壓分別高出約21%、10%與60%。本發明實施例除了可適用於N型LDMOS元件外，也可適用P型LDMOS元件。
圖6A、6B、6C、6D分別為模擬圖4A、4B、4C、4D的 半導體元件在關閉狀態時的電位分布圖。
請同時參照圖4A至圖4D以及圖6A至圖6D，線A-A、B-B、C-C與D-D距離基底表面的距離相同。相較於比較例(圖4A)之半導體元件之空乏區60，例1、例2與例3(圖4B、圖4C與圖4D)之半導體元件之空乏區62、64、66的寬度較大，且所增加的寬度分別為W1、W2與W3。請參照圖6D，對應例3(圖4D)之具有階梯狀隔離結構之半導體元件之實施例的空乏區66的寬度最大，換言之，其關閉狀態崩潰電壓為最高。
圖7A為模擬沿著圖4A之比較例的半導體元件在切線I-I之處、圖4B之例1的半導體元件在切線II-II之處、圖4C之例2的半導體元件在切線III-III之處以及圖4D之例3的半導體元件在切線IV-IV之處，在開啟狀態的電流密度。
請同時參照圖4A至圖4D以及圖7A，縱軸為電流密度；而橫軸自左至右表示自各個實施例之隔離結構的頂面48a、118a、218a與318a往下至基底之底面(未繪示)的距離。例1至例3(圖4B至圖4D)之半導體元件的總電流密度，皆大於比較例(圖4A)半導體元件的總電流密度。由於隔離結構118、218、318的至少部分底面118b、218b、318b與基底10之頂面10a實質上共平面，因此相較比較例(圖4A)之半導體元件，例1至例3(圖4B至圖4D)之半導體元件總電流密度至少高出32.5%。
圖7B為沿著圖6A的半導體元件在切線A-A之處、圖6B之半導體元件在切線B-B之處、圖6C之半導體元件在切線C-C 之處以及圖6D之半導體元件在切線D-D之處，在關閉狀態時的電場分布圖。
請參照圖7B，例1至例3(圖6B至圖6D)的半導體元件之電場最大值(即為半導體元件發生崩潰時的電場值)皆大於比較例(圖6A)之半導體元件的電場最大值。相對於比較例(圖6A)之半導體元件的電場最大值為約0.3MVcm-1，例1至例3(圖6B至圖6D)之半導體元件之電場最大值可增加至約0.8MVcm-1左右。另外，相對於比較例，例1、例2以及例3(圖6D)之具有階梯狀隔離結構的半導體元件中，由於其在靠近汲極區的一側有較大空乏區，因此在靠近汲極區的一側亦有較高的電場最大值。
綜上所述，由於本發明實施例的隔離結構的至少部分的底面與基底的頂面實質上共平面，可減短源極區至汲極區的電流路徑長度，再加上本發明實施例的半導體元件具有較大的空乏區的特點，本發明實施例的半導體元件具有改善的元件導通電阻、提高的崩潰電壓與提升的元件效能。而本發明具有階梯狀隔離結構的實施例在開啟狀態時的總電流，與在關閉狀態時的電場最大值表現更是優異，且可以採用搭配多一道漸進式光罩的簡單製程，即可提升元件效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (17)

  1. 一種半導體元件的製造方法，包括：提供一基底，該基底包括一第一區、一第二區與一第三區，其中該第二區位於該第一區與該第三區之間；在該基底上形成一隔離結構，該隔離結構至少位於該第一區與該第二區上，其中至少一部分之該隔離結構的底面與該基底的頂面實質上共平面；進行一移除步驟，以移除該第一區上的該隔離結構，形成一第一開口，裸露出該基底的該頂面；於該基底上形成一閘極結構，該閘極結構覆蓋部分該第一區的該基底以及該第二區的部分該隔離結構；於該閘極結構的一側之該第一區的該基底中形成具有一第一導電型的一第一摻雜區；以及於該第三區的該基底中形成具有該第一導電型的一第二摻雜區。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中：在該基底上形成該隔離結構的步驟中，所形成的該隔離結構更延伸覆蓋該第三區；以及該移除步驟更包括移除該第三區的該隔離結構，以形成一第二開口，裸露出該基底頂面。
  3. 如申請專利範圍第1或2項所述之半導體元件的製造方 法，其中該移除步驟包括微影與蝕刻製程。
  4. 如申請專利範圍第2項所述之半導體元件的製造方法，其中在該移除步驟之後，留在該第二區的該隔離結構為具有平坦的頂面、階梯狀的頂面或傾斜的頂面的隔離結構。
  5. 如申請專利範圍第4項所述之半導體元件的製造方法，其中形成具有階梯狀的頂面的隔離結構的方法包括：使用漸進式光罩或多個光罩進行該移除步驟。
  6. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該隔離結構的形成方法包括局部氧化法、淺溝渠隔離法、或化學氣相沉積法搭配圖案化製程。
  7. 一種半導體元件，包括：一基底，該基底包括一第一區、一第二區與一第三區，其中該第二區位於該第一區與該第三區之間，其中該基底具有一第二導電型；一隔離結構，位於該基底的該第二區上，至少一部分之該隔離結構的底面與該基底的頂面實質上共平面，其中該隔離結構自該第二區的一端連續延伸至該第二區的另一端；一閘極結構，覆蓋部分該第一區的該基底以及該第二區的部分該隔離結構；具有一第一導電型的一第一摻雜區，位於該第一區的該基底中，與該閘極結構的一側相鄰；以及具有該第一導電型的一第二摻雜區，位於該第三區的該基底 中，與該隔離結構的一側相鄰，其中該隔離結構的一側為傾斜側壁，而該隔離結構的另一側為實質上垂直側壁。
  8. 如申請專利範圍第7項所述之半導體元件，其中該隔離結構的該底面與該第一區的該基底的該頂面實質上共平面。
  9. 如申請專利範圍第8項所述之半導體元件，其中該第三區的該基底頂面的高度高於該第一區的該基底頂面的高度。
  10. 如申請專利範圍第8項所述之半導體元件，其中該隔離結構的該底面更與該第三區的該基底的該頂面實質上共平面。
  11. 如申請專利範圍第8項所述之半導體元件，其中該隔離結構具有平坦的頂面、階梯狀的頂面、或傾斜的頂面。
  12. 如申請專利範圍第7項所述之半導體元件，更包括具有該第二導電型的一第三摻雜區，位於該第一區的該基底中，且該第一摻雜區位於該第三摻雜區中。
  13. 如申請專利範圍第12項所述之半導體元件，更包括具有該第一導電型的一第四摻雜區，位於該第一區、該第二區以及該第三區的該基底中，其中該第三摻雜區與該第二摻雜區位於該第四摻雜區中。
  14. 如申請專利範圍第7項所述之半導體元件，其中該隔離結構至少有一側之側壁與該基底的頂面所夾的角度為直角或鈍角。
  15. 如申請專利範圍第7項所述之半導體元件，其中該隔離 結構僅被一個閘極結構所覆蓋。
  16. 一種半導體元件，包括：一基底，該基底包括一第一區、一第二區與一第三區，其中該第二區位於該第一區與該第三區之間，其中該基底具有一第二導電型；一隔離結構，位於該基底的該第二區上，至少一部分之該隔離結構的底面與該基底的頂面實質上共平面，自該第二區的一端連續延伸至該第二區的另一端；一閘極結構，覆蓋部分該第一區的該基底以及該第二區的部分該隔離結構；具有一第一導電型的一第一摻雜區，位於該第一區的該基底中，與該閘極結構的一側相鄰；以及具有該第一導電型的一第二摻雜區，位於該第三區的該基底中，與該隔離結構的一側相鄰，其中該隔離結構的相對側均為實質上垂直側壁。
  17. 一種半導體元件，包括：一基底，該基底包括一第一區、一第二區與一第三區，其中該第二區位於該第一區與該第三區之間，其中該基底具有一第二導電型；一隔離結構，位於該基底的該第二區上，至少一部分之該隔離結構的底面與該基底的頂面實質上共平面，其中該隔離結構自該第二區的一端連續延伸至該第二區的另一端； 一閘極結構，覆蓋部分該第一區的該基底以及該第二區的部分該隔離結構；具有一第一導電型的一第一摻雜區，位於該第一區的該基底中，與該閘極結構的一側相鄰；以及具有該第一導電型的一第二摻雜區，位於該第三區的該基底中，與該隔離結構的一側相鄰，其中該隔離結構的一側為階梯狀側壁，而該隔離結構的另一側為實質上垂直側壁。
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