TWI635496B - 單閘極非揮發性記憶體的抹除方法 - Google Patents

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Abstract

一種單閘極非揮發性記憶體的抹除方法，此非揮發性記憶體具有單浮接閘極結構，進行抹除操作時，是對於汲極施加電壓，而閘極不施以電壓，以藉由汲極電壓來產生及控制反層，從而降低抹除電壓與提昇抹除速度，並可防止過度抹除的問題。

Description

單閘極非揮發性記憶體的抹除方法
本發明係有關一種非揮發性記憶體（Non-Volatile Memory），特別是關於一種可用於高壓製程之氧化層（oxide）厚度大於100埃（Å）的記憶元件抹除之單閘極非揮發性記憶體的抹除方法。
按，互補式金屬氧化半導體（Complementary Metal Oxide Semiconductor，CMOS）製程技術已成為特殊應用積體電路（application specific integrated circuit，ASIC）之常用製造方法。在電腦資訊產品發達的今天，電子式可清除程式化唯讀記憶體（Electrically Erasable Programmable Read Only Memory，EEPROM）由於具備有電性編寫和抹除資料之非揮發性記憶體功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。
非揮發性記憶體係為可程式化的，其係用以儲存電荷以改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之所有電荷移除，使得所有非揮發性記憶體回到原記憶體之電晶體之閘極電壓。因此，在習知非揮發性記憶體之結構中，除了電晶體之閘極層外，另需額外增加一導電層來儲存電荷，而形成雙閘極（double-layer）結構，在製程上則比一般CMOS製程多出薄膜沉積、蝕刻及曝光顯影等步驟，使得成本增加、製程複雜、元件良率下降、工時提高，尤其在使用於嵌入式（Embedded）EEPROM產品時更為明顯。
在習知對於EEPROM元件之抹除方法中，儲存之電荷係在福勒-諾得漢（Fowler-Nordheim）隧穿（簡稱F-N隧穿）技術之隧穿效應下從浮置閘極移動至電晶體來移除，電壓往往需要大於10V，再由於單閘極EEMPROM記憶體之結構為電晶體基底-浮置閘極-電容基底，導致儲存的電荷可依據電場施加方向而被釋放至任一方向；致使單閘極EEPROM元件之過度抹除問題變得更嚴重。
鑒於以上的問題，本發明的主要目的在於提供一種單閘極非揮發性記憶體的抹除方法，其係使用單浮接閘極結構，於高壓製程之氧化層厚度大於100埃（Å）的記憶元件抹除之單閘極非揮發性記憶體；在抹除時，是對於汲極施加電壓，閘極不施以電壓，以藉由汲極電壓來產生及控制反層，進而改善抹除之效率，抹除完成時，則因汲極電壓降低或源極電壓升高而停止，可防止過度抹除，藉以解決先前技術之缺失。
因此，為達上述目的，本發明所揭露之單閘極非揮發性記憶體的抹除方法，應用於單閘極非揮發性記憶體，此單閘極非揮發性記憶體包括P型半導體基底、電晶體及電容結構，其中，電晶體與電容結構設置於P型半導體基底，電晶體是由第一導電閘極堆疊在第一介電層表面，第一介電層位於半導體基底上，且有二高度導電之第一離子摻雜區位於第一導電閘極與第一介電層二側來形成源極及汲極；電容結構如同電晶體亦形成一三明治結構，包括有第二離子摻雜區、第二介電層與第二導電閘極，且電容結構之第二導電閘極及電晶體之第一導電閘極係隔離並被電連接，並形成非揮發性記憶體之單浮接閘極。此單閘極非揮發性記憶體的抹除方法，乃包括施加電壓於汲極，而閘極不施以電壓，以藉由汲極電壓來產生及控制反層，來降低抹除電壓與增加抹除效能。
其中，第一離子摻雜區及第二離子摻雜區為N型摻雜區，且電容結構可為N型電容或N井電容。凡利用本發明之方式使非揮發性記憶體以不同之結構變化來進行抹除之操作，皆在本發明之範圍中。
具體而言，本發明所揭露之單閘極非揮發性記憶體的抹除方法，可對於由P型半導體基底、電晶體與電容結構所構成之非揮發性記憶體，進行抹除化過程，乃於P型半導體基底、源極與汲極上分別施加基底電壓、源極電壓與汲極電壓，而第二離子摻雜區上並不施以電壓，且汲極電壓大於源極電壓，源極電壓大於或等於基底電壓，基底電壓為接地。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
第1A圖為本發明之第一個實施例所提供的單閘極非揮發性記憶體結構的剖視圖，單閘極非揮發性記憶體結構30包括NMOS電晶體(NMOSFET)32及N井(N-well)電容34於P型矽基底36中；NMOS電晶體32包含第一介電層320位於P型矽基底36表面上，第一導電閘極322疊設於該第一介電層320上方，以及二N+離子摻雜區位於P型矽基底36內，分別作為其源極324及汲極324’，在源極324和汲極324’間形成一通道326；N井電容34包含第二離子摻雜區於P型矽基底36內，為其N井340，第二介電層342位於N井340表面上，以及第二導電閘極344疊設於第二介電層342上方，進行形成頂板-介電層-底板之電容結構。NMOS電晶體32之第一導電閘極322和N井電容34之頂部之第二導電閘極344係被電連接且以一隔離結構38隔離，形成一單浮接閘極(floating gate)40之結構。
此單閘極非揮發性記憶體結構30設有四個端點之結構，如第2A圖所示，該四個端點分別為源極、汲極、控制閘極以及基底，並於基底、源極、汲極上分別施加一基底電壓Vsub、源極電壓Vs、汲極電壓Vd，於第二離子摻雜區則為施加控制閘極電壓Vc；第2C圖為其等效電路。此單閘極非揮發性記憶體結構30之抹除化過程的條件如下：a. Vsub為接地(=0)；以及b. Vs≧Vsub=0，且Vs<Vd。
故，Vd>Vs≧Vsub=0，且Vc為不施以電壓。
接著，第1B圖為本發明之第二個實施例所提供的單閘極非揮發性記憶體結構的剖視圖，單閘極非揮發性記憶體結構50包括NMOS電晶體(NMOSFET)52及N型電容54於P型矽基底56中；NMOS電晶體52包含第一介電層520位於P型矽基底56表面上，第一導電閘極522疊設於該第一介電層520上方，以及二N+離子摻雜區位於P型矽基底56內，分別作為其源極524及汲極524’，在源極524和汲極524’間形成一通道526；N型電容54包含第二離子摻雜區於P型矽基底56內，第二介電層542位於P型矽基底56表面上，以及第二導電閘極544疊設於第二介電層542上方，進行形成頂板-介電層-底板之電容結構。NMOS電晶體52之第一導電閘極522和N型電容54之頂部之第二導電閘極544係被電連接且以一隔離結構58隔離，形成一單浮接閘極(floating gate)60之結構。
此單閘極非揮發性記憶體結構50設有四個端點之結構，如第2B圖所示，該四個端點分別為源極、汲極、控制閘極以及基底，並於基底、源極、汲極上分別施加一基底電壓Vsub、源極電壓Vs、汲極電壓Vd，於第二離子摻雜區則為施加控制閘極電壓Vc；第2C圖為其等效電路。此單閘極非揮發性記憶體結構50之抹除化過程的條件如下：a. Vsub為接地(=0)；以及b. V s≧V sub= 0，且V s＜V d。 故，V d＞V s≧V sub= 0，且V c為不施以電壓。
上述第1A圖之結構係在P型矽晶圓上製造而得，該隔離結構38係由標準隔離模組製程來完成；在形成基本之隔離結構38之後，N井340及NMOS電晶體32之通道326係藉由離子佈植來形成；在成長第一導電閘極322與第二導電閘極344之介電層之後，接著沉積形成多晶矽，且以微影蝕刻進行圖案化將多晶矽形成單浮接閘極40；接著進行離子佈植以形成NMOS電晶體32的源極324、汲極324’和控制閘極等電極。在金屬化之後，便完成許多單閘極非揮發性記憶體結構30之製作。
使用相同製程，上述第1B圖所示之單閘極非揮發性記憶體結構50，係在一P型矽晶圓上製造而得，隔離結構58係由標準隔離模組製程來完成；在形成基本之隔離結構58之後，N型電容54及NMOS電晶體52之通道526係藉由離子佈植來形成；在成長第一導電閘極522、第二導電閘極523之介電層之後，接著沉積形成多晶矽，且以微影蝕刻進行圖案化，將多晶矽形成單浮接閘極60；接著，進行離子佈植以形成NMOS電晶體52的源極524、汲極524’和控制閘極等電極。在金屬化之後，便完成單閘極非揮發性記憶體結構50之製作。
在本發明中，上述製程係指一般CMOS之製造流程。
綜上所述，本發明乃提出一種單閘極非揮發性記憶體的抹除方法，乃對於單閘極非揮發性記憶體結構施加電壓於汲極，而閘極不施以電壓，以藉由汲極電壓來產生及控制反層，可降低抹除電壓與提昇抹除速度，當抹除完成時，汲極電壓會因通道打開而下降或源極電壓升高，並停止抹除，藉以降低抹除化之電壓，並且解決過度抹除的問題。
以上所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明所揭示之精神所完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。
30‧‧‧單閘極非揮發性記憶體結構
32‧‧‧NMOS電晶體
320‧‧‧第一介電層
322‧‧‧第一導電閘極
324‧‧‧源極
324’‧‧‧汲極
326‧‧‧通道
34‧‧‧N井電容
340‧‧‧N井
342‧‧‧第二介電層
344‧‧‧第二導電閘極
36‧‧‧P型矽基底
38‧‧‧隔離結構
40‧‧‧單浮接閘極
50‧‧‧單閘極非揮發性記憶體結構
52‧‧‧NMOS電晶體
520‧‧‧第一介電層
522‧‧‧第一導電閘極
524‧‧‧源極
524’‧‧‧汲極
526‧‧‧通道
54‧‧‧N型電容
542‧‧‧第二介電層
544‧‧‧第二導電閘極
56‧‧‧P型矽基底
58‧‧‧隔離結構
60‧‧‧單浮接閘極
第1A圖為本發明之第一實施例的單閘極非揮發性記憶體結構之剖視圖。
第1B圖為本發明之第二實施例的單閘極非揮發性記憶體結構之剖視圖。
第2A圖為本發明之第一實施例之設有四個端點之結構示意圖。
第2B圖為本發明之第二實施例之設有四個端點之結構示意圖。
第2C圖為第2A圖與第2B圖結構之等效電路。

Claims (3)

  1. 一種單閘極非揮發性記憶體的抹除方法，該非揮發性記憶體係包括一P型半導體基底、一電晶體與一電容結構，該電晶體與該電容結構設置於該P型半導體基底，該電晶體包括一第一導電閘極與複數個第一離子摻雜區，且該些第一離子摻雜區係於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括一第二離子摻雜區與一第二導電閘極，且該第一導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該抹除方法之特徵在於：於該P型半導體基底、該源極與該汲極上分別施加一基底電壓Vsub、一源極電壓Vs與一汲極電壓Vd，於該第二離子摻雜區上不施以電壓，並滿足下列條件：Vd>Vs≧Vsub；及Vsub為接地。
  2. 如請求項第1項所述之單閘極非揮發性記憶體的抹除方法，其中該些第一離子摻雜區及該第二離子摻雜區係為N型摻雜區，該電容結構係為N型電容或N井電容。
  3. 如請求項第1項所述之單閘極非揮發性記憶體的抹除方法，其中該電晶體係為金氧半場效電晶體(MOSFET)。
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