TWI634550B - 動態隨機存取記憶、以及其存取方法和操作方法 - Google Patents

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Abstract

一種動態隨機存取記憶存取方法，包括：提供對應於一第一激活命令一的第一記憶庫的一第一列地址的複數個部分；通過一命令總線提供該第一激活命令的複數個第一子命令，並通過一地址總線提供關於該第一列地址的複數個部分的地址資訊的複數個部分，其中該地址資訊的每個部分包括該第一記憶庫的該第一列地址的一單獨的部分，並且該複數個第一子命令的每個對應於一單獨的地址資訊；通過該命令總線提供該第一激活命令的特定子命令，以及通過該地址總線提供關於該第一列地址的一特定部分的地址資訊；以及在提供該複數個第一子命令後，通過該命令總線提供對應於該第一記憶庫的一第一存取命令。

Description

動態隨機存取記憶、以及其存取方法和操作方法
本發明所揭露之實施例有關於動態隨機存取記憶(dynamic random access memory，DRAM)，尤指有關於DRAM的存取和操作方法。
動態隨機存取記憶技術已經存在很多年了。通過半導體製造技術和電路設計技術的進步，DRAM記憶容量的急劇增加已成為可能。相當大的進步也導致了更高的整合水平，允許顯著减少記憶陣列的大小和成本，以及增加製成成品率(process yield)。
儘管事實上快速增長的記憶容量的結構正變得越來越小，以及他們的記憶格資料欄(memory cell field)變得越來越大，現代DRAM半導體記憶要求半導體晶片上的更多面積。該面積的要求與相當大的生產成本相關。除了記憶格資料欄以外，半導體記憶晶片面積的很大部分被控制線、地址線和資料線占用，其中一些被設置在記憶格資料欄旁邊，並且隨著半導體記憶的記憶容量的增加和資料記憶的操作所需的控制裝置的增加而變得更寬。
DRAM從控制器接收複數個輸入信號，其中輸入信 號定義一些參數，如記憶資料以及傳送記憶的資料的位元置或地址。與DRAM的讀或寫交互通常涉及兩個步驟。首先，地址(例如，列地址和行地址)和控制信號被傳送到DRAM，使得DRAM為資料傳送做準備。第二步，DRAM讀取或寫入資料，完成資料傳送。當執行讀取或寫入交互時，DRAM和控制器之間的總線將被占用。
依據本發明的示範性實施例，提出一種動態隨機存取記憶、以及其存取方法和操作方法以解決上述問題。
依據本發明的一實施例，提出一種動態隨機存取記憶的存取方法，包括：提供對應於一第一激活命令的一第一記憶庫的一第一列地址的複數個部分；通過一命令總線提供該第一激活命令的複數個第一子命令，並通過一地址總線提供關於該第一列地址的複數個部分的地址資訊的複數個部分，其中該地址資訊的每個部分包括該第一記憶庫的該第一列地址的一單獨的部分，並且該複數個第一子命令的每個對應於一單獨的地址資訊；通過該命令總線提供該第一激活命令的一特定子命令，以及通過該地址總線提供關於該第一列地址的一特定部分的地址資訊；以及在提供該複數個第一子命令後，通過該命令總線提供對應於該第一記憶庫的一第一存取命令。
依據本發明另一實施方式，提供一種動態隨機存取記憶的操作方法，包括：通過一命令總線獲取一第一激活命令的複數個第一子命令，並通過一地址總線獲取關於一特定記憶庫的一第一列地址的複數個第一部分的複數個第一地址資 訊，其中該複數個第一子命令的每一個對應於該特定記憶庫的該第一列地址的單獨的該第一部分；響應於該複數個第一子命令中的一特定子命令，組合該特定記憶庫的該第一列地址的該複數個第一部分，以獲得一第一完整列地址；以及通過該命令總線獲取一存取命令。
依據本發明另一實施方式，提供一種動態隨機存取記憶，包括：一地址組合電路，包括：一控制單元，通過一地址總線，依據來自一控制器的地址資訊提供一記憶庫地址和一觸發信號；一第一選擇器，依據該記憶庫地址，將該地址資訊的一列地址的一部分儲存到一儲存單元中；以及一第二選擇器，依據該記憶庫地址和該觸發信號，從該儲存單元提供一完整列地址；一行地址解碼器，依據通過一命令總線從該控制器獲取的一存取命令，通過該地址總線從該控制器中獲取一行地址；其中，當該存取命令為一寫入命令時，依據該完整列地址和該行地址，接收和儲存通過該資料總線從該控制器獲取的第一資料，以及當該存取命令為一讀取命令時，通過該資料總線將對應於該完整列地址和該行地址的第二資料提供至該控制器。
本發明所提供的動態隨機存取記憶、以及其存取方法和操作方法，當執行讀取或寫入交互時，DRAM和控制器之間的總線不會總是被占用。
對於已經閱讀後續由各附圖及內容所顯示的較佳實施方式的本領域的技術人員來說，本發明的各目的是明顯的。
100‧‧‧電子裝置
110‧‧‧控制器
120‧‧‧DRAM
140、150、160、170‧‧‧總線
S210、S220、S230、S240‧‧‧步驟
S510、S520、S530、S540、S550‧‧‧步驟
700‧‧‧DRAM
710‧‧‧地址組合電路
711‧‧‧控制單元
713、715、750、770‧‧‧選擇器
714、760‧‧‧儲存單元
720‧‧‧列地址解碼器
730‧‧‧記憶陣列
740‧‧‧讀出放大器
780‧‧‧和行地址解碼器
S810、S820、S830‧‧‧步驟
第1圖為依據本發明一實施例的電子裝置的示意圖。
第2圖為依據本發明一實施例的DRAM的存取方法的流程圖，其中該存取方法是由控制器來執行的。
第3圖為依據本發明一實施例的第2圖中的控制器的信號的波形示意圖。
第4圖為依據本發明一實施例的對應於激活命令ACT的地址資訊ROW_addr1和ROW_addr2的配置的表格。
第5圖為依據本發明另一實施例的DRAM存取方法的流程圖，其中該存取方法是由控制器來執行的。
第6圖為依據本發明一實施例的第5圖的控制器的信號的波形示意圖。
第7A圖和第7B圖為依據本發明的實施例的DRAM的示意圖，其中DRAM是由能够執行第2圖和第5圖的存取方法的控制器來控制的。
第8圖為依據本發明一實施例的DRAM的操作方法的流程圖。
以下描述為本發明的較佳實施例。以下實施例僅用來舉例闡釋本發明的技術特徵，並非用以限定本發明。本發明的保護範圍當視權利要求書所界定為准。
第1圖為依據本發明一實施例的電子裝置100的示意圖。電子裝置100包括控制器110和動態隨機存取記憶 (DRAM)120。此外，電子裝置100還包括控制器110和DRAM 120之間的複數個總線130、140和150。總線130為將地址信號ADDR[n：0]從控制器110提供至DRAM 120的地址總線。總線140為將命令信號CMD[m：0]從控制器110提供至DRAM 120的命令總線。總線150為在控制器110和DRAM 120之間傳遞資料信號DAT[x：0]的資料總線。此外，電子裝置100還包括在控制器110和DRAM 120之間傳送線160和170。傳送線160用於將時鐘信號CK從控制器110提供至DRAM 120。傳送線170用於將晶片選擇信號CS從控制器110傳遞至DRAM 120。值得注意的是，地址總線130是由複數個地址線形成的，以及地址線的數量小於將被提供至DRAM 120的列地址和行地址的最大數目。因此，降低了該控制器110和DRAM 120的引脚數(pin count)。
第2圖為依據本發明一實施例的DRAM(如第1圖中的120)的存取方法的流程圖，其中該存取方法是由控制器(如第1圖中的110)來執行的。第3圖為依據本發明一實施例的第2圖中的控制器的信號的波形示意圖。參考第2圖和第3圖，首先，在步驟S210中，將被傳送到DRAM的列地址ROW[y：0]包括複數個部分，其中每個部分包括列地址中的相同數量或不同數量的位元。在一些實施例中，列地址ROW[y：0]被劃分成複數個部分。在一些實施例中，列地址ROW[y：0]是由複數個部分組成的。其次，在步驟S220中，控制器通過命令總線(如第1圖中的140)提供激活命令ACT的複數個子命令ACT-1~ACT(n-1)至DRAM。同時，控制器通過地址總線(如第1圖中的130)提供地址資訊ROW_addr1~ROW_addr(n-1)至DRAM，其中地 址資訊ROW_addr1~ROW_addr(n-1)中的每一個包括對應於子命令的列地址ROW[y：0]中的單獨的部分(individual portion)。例如，控制器在相位P1中提供與子命令ACT-1相關的地址資訊ROW_addr1。此外，該控制器在相位P2中提供與子命令ACT-2相關的地址資訊ROW_addr2，等等。接下來，在步驟S230中，控制器通過命令總線提供激活命令ACT中的特定子命令ACT-n至DRAM。同時，控制器通過地址總線提供地址資訊ROW_addrn至DRAM，其中地址資訊ROW_addrn包括觸發指示器(trigger indicator)和對應於特定子命令的列地址ROW[y：0]中的單獨的部分。例如，控制器在相位Pn中提供與子命令ACT-n相關的地址資訊ROW_addrn。值得注意的是，子命令ACT-1~ACT-n通過空閑相位Ps而彼此分開。因此，對於激活命令ACT，控制器和DRAM之間的總線被占用不超過2個連續的時鐘周期。在一些實施例中，命令總線(如第1圖中的140)在空閑相位Ps中是空閑的，即不傳送命令信號CMD，如DRAM執行不操作(NOP)指令或取消選定指令(deselect instruction)。此外，在一些實施例中，該控制器在空閑相位Ps中可以提供其他的命令至DRAM。例如，對應於另一個記憶庫(bank)的另一個激活命令的子命令可以在空閑相位Ps提供至DRAM。此外，在空閑相位Ps中，不提供列地址ROW[y：0]的任何部分給DRAM。在本實施例中，特定子命令為傳送至DRAM的最後一個子命令ACT-n。此外，與地址資訊ROW_addr1-ROW_addr(n-1)相比，特定地址資訊ROW_addrn進一步包括觸發指示器。接著，在步驟S240中，控制器通過地址總線提供 行地址COL[k：0]至DRAM。同時，該控制器通過命令總線提供存取命令至DRAM。在本實施例中，存取命令為讀取命令READ，以及響應於讀取命令READ，DRAM通過資料總線提供列地址ROW[y：0]和行地址COL[k：0]對應的資料DAT至控制器。在一個實施例中，如果存取命令為寫入命令WRITE，控制器進一步還提供將被記憶的資料至DRAM，然後DRAM依據列地址ROW[y：0]和行地址COL[k：0]記憶來自控制器的資料。值得注意的是，該列地址ROW[y：0]的比特數大於地址總線的地址線的數量，以及行地址COL[k：0]的比特數小於或等於地址總線的地址線的數量。此外，地址資訊ROW_addr1~ROW_addrn的數量等於子命令ACT-1~ACT-n的數量，即該列地址ROW[y：0]的複數個部分的數量等於子命令ACT-1~ACT-n的數量。
第4圖為依據本發明一實施例的對應於激活命令ACT的地址資訊ROW_addr1和ROW_addr2的配置的表格。在一個實施例中，激活命令ACT是由兩個子命令ACT-1和ACT-2組成的。此外，列地址ROW[15：0]包括第一部分和第二部分。該列地址ROW[15：0]的第一部分包括列地址ROW[15：0]的複數個最高有效位元，即高列地址ROW[15：8]，以及該列地址ROW[15：0]的第二部分包括列地址ROW[15：0]的剩餘的位元，即低列地址ROW[7：0]。參考第3圖和第4圖，當通過命令總線提供子命令ACT-1至DRAM時，同時通過地址總線提供地址資訊ROW_addr1至DRAM，以及地址資訊ROW_addr1包括高列地址ROW[15：8]。此外，當通過命令總線提供子命令ACT-2至 DRAM時，同時通過地址總線提供地址資訊ROW_addr2至DRAM，以及地址資訊ROW_addr1包括低列地址ROW[7：0]。在本實施例中，地址資訊ROW_addr1包括兩部分，其中當晶片選擇信號CS是處於高邏輯位準(即“H”)時，地址資訊ROW_addr1的第一部分被提供至DRAM，以及當晶片選擇信號CS為低邏輯位準(“L”)時，地址資訊ROW_addr1的第二部分被提供至DRAM。例如，地址資訊ROW_addr1的第一部分包括指標(index)IND[1：0]、記憶庫地址BA[2：0]、觸發位元TRI和列地址ROW[15]，以及地址資訊ROW_addr1的第二部分包括列地址ROW[14：8]。在一實施例中，該指標IND[1：0]指示該地址資訊的識別，其中每個地址資訊具有指標IND[1：0]的單獨的值(individual value)。例如，地址資訊ROW_addr1的指標IND[1：0]具有第一指標值(例如“HL”)，以及地址資訊ROW_addr2的指標IND[1：0]具有不同於第一指標值的第二指標值(例如“HH”)。依據指標IND[1：0]的單獨的值，DRAM可以識別列地址ROW[15：0]中的哪些位元存在於地址資訊中。此外，記憶庫地址BA[2：0]指示將被存取的特定記憶庫的記憶庫地址。觸發位元TRI指示在地址資訊中是否存在觸發指示器，以及觸發指示器被用來表示該地址資訊是激活命令ACT的最後一個地址資訊。例如，如果觸發位元TRI處於低邏輯位準，則不存在觸發指示器。相反，如果觸發位元TRI處於高邏輯位準，則存在觸發指示器。如果DRAM接收到具有觸發指示器的特定地址資訊，DRAM將會忽略激活命令ACT的後續地址資訊，並且DRAM依據該特定地址資訊和在該特定地址資訊之 前接收到的地址資訊，獲取對應與激活命令ACT的列地址。同樣地，地址資訊ROW_addr2包括兩部分，其中當晶片選擇信號CS處於高邏輯位準(即“H”)時，提供地址資訊ROW_addr2的第一部分至DRAM，以及當晶片選擇信號CS處於低邏輯位準(“L”)時，提供地址資訊ROW_addr2的第二部分至DRAM。在本實施例中，地址資訊ROW_addr2的第一部分包括指標IND[1：0]、記憶庫地址BA[2：0]、觸發位元TRI和列地址ROW[7]，以及地址資訊ROW_addr2的第二部分包括列地址ROW[6：0]。應該指出的是，地址資訊ROW_addr2的指標IND[1：0]不同於地址資訊ROW_addr1的。此外，地址資訊ROW_addr2的記憶庫地址BA[2：0]等於地址資訊ROW_addr1的記憶庫地址BA[2：0]。此外，當地址資訊ROW_add1和地址資訊ROW_addr2包括觸發位元TRI時，在地址資訊ROW_add1和ROW_addr2之間只存在一個觸發指示器。在一個實施例中，地址資訊ROW_add1和地址資訊ROW_addr2不包括觸發位元TRI，以及DRAM依據接收到的全部的地址資訊來獲得對應於激活命令ACT的列地址。應該指出的是，第4圖中的地址資訊ROW_add1和ROW_addr2的配置僅作為示意，並不意味著限制本發明。
第5圖為依據本發明另一實施例的DRAM(如第1圖中的120)存取方法的流程圖，其中該存取方法是由控制器(如第1圖中的110)來執行的。第6圖為依據本發明一實施例的第5圖的控制器的信號的波形示意圖。參考第5圖和第6圖，首先，在步驟S510中，依據與第一激活命令ACT1相關的第一列地址ROW1[y：0]和與存取命令相關的第一行地址COL1[k： 0]，來存取DRAM的特定記憶庫。在本實施例中，依據第2圖的存取方法，將第一列地址ROW1[y：0]和第一激活命令ACT1從控制器傳送到DRAM。如上所述，第一列地址ROW1[y：0]包括對應於特定指標(例如，第4圖中的IND[1：0])的配置的複數個部分，以及第一地址資訊ROW1_addr1~ROW1_addrn包括與第一激活命令ACT1的相應子相關命令ACT1-1~ACT1-n相關的第一列地址ROW1[y：0]的複數個部分，第一地址資訊ROW1_addr1~ROW1_addrn被傳送到DRAM，如第3圖所示。接下來，在步驟S520中，依據特定指標的配置，對應於特定記憶庫的第二列地址ROW2[y：0]包括複數個部分，以及依據第二列地址ROW2[y：0]的複數個部分產生第二地址資訊ROW2_addr1~ROW2_addrn。接著，在步驟S530中，控制器將第一地址資訊ROW1_addr1~ROW1_addrn與第二地址資訊ROW2_addr1-ROW2_addrn進行比較，從而獲得包括第二列地址ROW2[y：0]的複數個部分的第二地址資訊，其中第二列地址ROW2[y：0]的複數個部分不同於第一列地址ROW1[y：0]的複數個部分的。例如，對於包含相同指標IND的第一地址資訊和第二地址資訊，該控制器可以比較第一地址資訊的列地址與第二地址資訊的列地址。其次，在步驟S540中，控制器提供第二地址資訊至DRAM，第二地址資訊包括不同於第一列地址ROW1[y：0]的第二列地址ROW2[y：0]。同時，該控制器提供第二激活命令ACT2的對應的子命令至DRAM。例如，如果對應相同指標IND的第一地址資訊和第二地址資訊的行地址不同，控制器提供與第二激活命令ACT2的對應的子命令相關的第二地址資訊至 DRAM。相反，如果對應相同指標IND的第一地址資訊和第二地址資訊的行地址相同，控制器不提供第二地址資訊至DRAM。在第6圖的實施例中，第二地址資訊ROW2_addr1、ROW2_addr5和ROW2_addrn不同於第一地址資訊ROW1_addr1、ROW1_addr5和ROW1_addrn。換句話說，除了第二地址資訊ROW2_addr1、ROW2_addr5和ROW2_addrn，第二列地址ROW2[y：0]的其他第二地址資訊與具有相同指標的第一列地址ROW1[y：0]的第一地址資訊相同。如上所述，特定地址資訊為第二地址資訊，該第二地址資訊包括觸發指示器或是最後被傳送至DRAM。接下來，在步驟S550中，控制器通過地址總線提供第二行地址COL2[k：0]至DRAM。第二行地址COL2[k：0]可以與第一行地址COL1[k：0]相同或不相同。同時，該控制器通過命令總線提供存取命令至DRAM。在本實施例中，存取命令為讀取命令READ，DRAM響應於讀取命令READ，通過資料總線提供對應於第二列地址ROW2[y：0]和第二行地址COL2[k：0]的資料DAT2至控制器。值得注意的是，DRAM依據第一列地址ROW1[y：0]和第二地址資訊ROW2_addr1、ROW2_addr5和ROW2_addrn來獲得第二列地址ROW2[y：0]。
第7A圖和第7B圖為依據本發明的實施例的DRAM 700的示意圖，其中DRAM 700是由能够執行第2圖和第5圖的存取方法的控制器來控制的。DRAM 700包括地址組合電路710、列地址解碼器720、記憶陣列730、讀出放大器(sense amplifier)740、選擇器750、儲存單元760、選擇器770和行地址解碼器 780，其中記憶陣列730包括複數個記憶格(memory cell)。地址組合電路710包括控制單元711、選擇器713、儲存單元714和選擇器715。地址組合電路710依據來自控制器的地址資訊ROW_addr和晶片選擇信號CS，提供完整的列地址ROW[y：0]至列地址解碼器720。地址組合電路710的詳細描述將在下面描述。在獲取列地址ROW[y：0]後，列地址解碼器720解碼列地址ROW[y：0]，以及記憶陣列730將對應於解碼的列地址的資料提供至讀出放大器740。依據來自地址組合電路710的記憶庫地址BANK_addr，選擇器750將來自讀出放大器740的資料儲存到儲存單元760中。在本實施例中，儲存單元760包括複數個子單元，其中每個子單元對應於單獨的(individual)記憶庫地址。例如，選擇器750將來自讀出放大器740的資料儲存到760對應於記憶庫地址BANK_addr的儲存單元760的子單元。接下來，DRAM 700通過地址總線從控制器接收行地址COL[k：0]並通過命令總線從控制器接收存取命令READ，其中存取命令READ包括記憶庫地址BANK_access，以及記憶庫地址BANK_access與記憶庫地址BANK_addr相同。依據記憶庫地址BANK_access，選擇器770從儲存單元760中讀取對應於列地址ROW[y：0]的資料，並將讀取的資料提供至行地址解碼器780。接下來，依據來自選擇器770的資料，行地址解碼器780解碼行地址COL[k：0]以獲取資料DAT[x：0]，並通過資料總線將資料DAT[x：0]提供至控制器。相反，如果存取命令為寫入命令，行地址解碼器780解碼行地址COL[k：0]，以及行地址解碼器780依據解碼的行地址將資料DAT[x：0]從控制器提供至選擇器 770。依據記憶庫地址BANK_access，選擇器770將來自行地址解碼器780的資料儲存到儲存單元760。接下來，依據記憶庫地址BANK_addr，選擇器750從儲存單元760讀取對應於行地址COL[k：0]的資料，並將資料提供至讀出放大器740。因此，依據列地址ROW[y：0]和行地址Col[k：0]，來自控制器的資料DAT[x：0]被儲存到記憶陣列730。
一起參考第3圖和第7A圖，首先，DRAM 700從控制器接收對應激活命令ACT的子命令ACT-1的地址資訊ROW_addr1和晶片選擇信號CS。依據晶片選擇信號CS，控制單元711解碼地址資訊ROW_addr1以獲得記憶庫地址BANK_addr、指標信號S_IND和列地址RA的一部分。例如，當晶片選擇信號CS處於高邏輯位準(即“H”)時，控制單元711依據第4圖中的記憶庫地址BA[2：0]提供記憶庫地址BANK_addr。同時，控制單元711可以依據第4圖中的指標IND[1：0]的指標值提供指標信號S_IND。此外，由於在地址資訊ROW_addr1中不存在觸發指示器，控制單元711將不提供觸發信號S_TRI至選擇器715。此外，依據在晶片選擇信號CS的高邏輯位準下獲得的列地址ROW[15]和在晶片選擇信號CS的低邏輯位準下獲得的列地址ROW[14：8]，控制單元711可以提供列地址RA(如RA=ROW[15：8])的該部分至選擇器713。依據指標信號S_IND和記憶庫地址BANK_addr，選擇器713將列地址RA的該部分記憶至儲存單元714中。在本實施例中，儲存單元714包括複數個子單元，其中每個子單元對應於單獨的記憶庫地址。此外，每個子單元被分成複數個部分RA_1-RA_n以記 憶列地址的相應部分。因此，選擇器713可以提供列地址RA的該部分至對應於記憶庫地址BANK_addr的儲存單元714的子單元和對應於指標信號S_IND的子單元的部分。接下來，DRAM 700從控制器接收後續的地址資訊ROW_addr2~ROW_addrn。同樣地，控制單元711可以解碼接收到的地址資訊，以提供指標信號S_IND和記憶庫地址BANK_addr至選擇器713，以便將列地址RA的該部分記憶至儲存單元714。當控制單元711確定當前接收的地址資訊ROW_addr是激活命令ACT的最後一個地址資訊或當前接收的地址資訊ROW_addr中存在觸發指示器，控制單元711提供觸發信號S_IND到選擇器715。依據觸發信號S_IND和記憶庫地址BANK_addr，選擇器715從儲存單元714讀取完整的列地址ROW[y：0]，並將該列地址ROW[y：0]提供至列地址解碼器720。如上所述，如果DRAM 700的特定記憶庫連續地存取複數個激活命令，由於特定記憶庫的列地址的相同部分已經被記憶在儲存單元714中，因此只有不同於先前的激活命令的列地址的列地址的部分，被從控制器提供至DRAM 700。
第8圖為依據本發明一實施例的DRAM的操作方法的流程圖。在步驟S810中，DRAM從控制器獲取複數個地址資訊，該複數個地址資訊包括與激活命令相關的列地址的複數個部分。接著，在步驟S820中，響應於觸發信號，DRAM組合得到的列地址的複數個部分以獲得完整列地址。如上所述，當確定當前接收的地址資訊包括觸發指示器或當前接收的地址資訊是激活命令的最後一個地址資訊時，DRAM提供觸發信號。接下來，在步驟S830中，DRAM進一步從控制器獲取與存取命令相關的行地址。響應於該存取命令，依據該完整的地址和行地址，來自控制器的資料被儲存到DRAM的記憶陣列中，或者記憶在DRAM中的資料被提供給控制器。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (19)

  1. 一種動態隨機存取記憶的存取方法，包括：提供對應於一第一激活命令的一第一記憶庫的一第一列地址的複數個部分；通過一命令總線提供該第一激活命令的複數個第一子命令，並通過一地址總線提供關於該第一列地址的複數個部分的地址資訊的複數個部分，其中該地址資訊的每個部分包括該第一記憶庫的該第一列地址的一單獨的部分，並且該複數個第一子命令的每個對應於一單獨的地址資訊；通過該命令總線提供該第一激活命令的一特定子命令，以及通過該地址總線提供關於該第一列地址的一特定部分的地址資訊；以及在提供該複數個第一子命令後，通過該命令總線提供對應於該第一記憶庫的一第一存取命令；其中該第一存取命令為一讀取命令或一寫入命令，該第一記憶庫的該第一列地址的複數個部分的數量等於該複數個第一子命令和該特定子命令的數量的總和。
  2. 如申請專利範圍第1項所述之動態隨機存取記憶的存取方法，其中響應於該第一存取命令，依據對應於在該特定子命令之前的該第一子命令的該第一列地址的至少一部分，存取該動態隨機存取記憶的該第一記憶庫的一記憶格。
  3. 如申請專利範圍第1項所述之動態隨機存取記憶的存取方法，其中通過該命令總線提供該第一激活命令的複數個第一子命令的步驟進一步包括： 通過該命令總線分別發送該複數個第一子命令，其中，通過一空閑相位將該複數個第一子命令彼此分開，以及在該空閑相位中不提供該第一記憶庫的該第一列地址的任何部分。
  4. 如申請專利範圍第3項所述之動態隨機存取記憶的存取方法，其中在該空閑相位中，執行一不操作指令或一取消選定指令。
  5. 如申請專利範圍第3項所述之動態隨機存取記憶的存取方法，其中進一步包括：在該空閑相位中，通過該命令總線提供一第二激活命令的一第二子命令；以及在該空閑相位中，通過該地址總線提供一第二記憶庫的一第二列地址的一部分。
  6. 如申請專利範圍第1項所述之動態隨機存取記憶的存取方法，其中該地址資訊的每個部分還包括該第一記憶庫的一記憶庫地址，該地址資訊的複數個部分的該記憶庫地址是相同的。
  7. 如申請專利範圍第1項所述之動態隨機存取記憶的存取方法，其中進一步包括：通過該命令總線提供對應於一第二激活命令的至少一個第二子命令，並通過該地址總線提供一第二列地址的地址資訊，其中該第二列地址的該地址資訊包括該第一記憶庫的該第二列地址的一單獨的部分，其不同於該第一記憶庫中的該第一列地址的該複數個部分； 在提供該第二子命令和該第二列地址的該地址資訊後，通過該命令總線提供對應於該第二激活命令的一第二存取命令；其中該第二列地址的部分的一數量等於該第一列地址的該複數個部分的一數量。
  8. 如申請專利範圍第7項所述之動態隨機存取記憶的存取方法，其中響應於該第二存取命令，依據該第二列地址的該單獨的部分以及與該第二列地址的複數個部分相同的該第一列地址的該複數個部分，存取該動態隨機存取記憶中的一特定記憶庫的記憶格。
  9. 如申請專利範圍第7項所述之動態隨機存取記憶的存取方法，其中該第二列地址的地址資訊還包括該特定記憶庫的一記憶庫地址。
  10. 一種動態隨機存取記憶的操作方法，其中包括：通過一命令總線獲取一第一激活命令的複數個第一子命令，並通過一地址總線獲取關於一特定記憶庫的一第一列地址的複數個第一部分的複數個第一地址資訊，其中該複數個第一子命令的每一個對應於該特定記憶庫的該第一列地址的單獨的該第一部分；響應於該複數個第一子命令中的一特定子命令，組合該特定記憶庫的該第一列地址的該複數個第一部分，以獲得一第一完整列地址；以及通過該命令總線獲取一存取命令。
  11. 如申請專利範圍第10項所述之的動態隨機存取記憶的操作 方法，其中還包括：依據對應的該第一地址資訊的一記憶庫地址和一指標值，將該第一列地址的該複數個第一部分儲存到一儲存單元中；以及依據該複數個第一子命令中的該特定子命令，從該儲存單元讀取記憶的該第一列地址的該複數個第一部分；其中，依據從該儲存單元中讀取的該第一列地址的該複數個第一部分獲得該第一完整列地址。
  12. 如申請專利範圍第10項所述之動態隨機存取記憶的操作方法，其中還包括：當該存取命令為一寫入命令時，依據該第一完整列地址，將來自一控制器的資料儲存到該動態隨機存取記憶的一記憶陣列；以及當該存取命令為一讀取命令時，依據該第一完整列地址，將記憶在該動態隨機存取記憶的該記憶陣列中的資料提供至該控制器。
  13. 如申請專利範圍第10項所述之動態隨機存取記憶的操作方法，其中還包括：通過該命令總線獲取一第二激活命令的複數個第二子命令，並通過該地址總線獲取關於該特定記憶庫的一第二列地址的一特定第二部分的至少一個第二地址資訊，其中該特定記憶庫中的該第二列地址的該特定第二部分不同於該特定記憶庫中的該第一列地址的該複數個第一部分；響應於觸發指示器，組合該特定記憶庫的該第二列地址的 該特定第二部分和該特定記憶庫的該第一列地址的該複數個第一部分，以獲得第二個完整列地址。
  14. 如申請專利範圍第13項所述之動態隨機存取記憶的操作方法，其中還包括：依據該第一地址資訊的一記憶庫地址和一指標值，將該第一列地址的該複數個第一部分儲存到一儲存單元中；依據該第二地址資訊的一記憶庫地址和一指標值，將該第二列地址的該特定第二部分儲存到該儲存單元中；以及依據該觸發指示器，從該儲存單元中讀取記憶的該第一列地址的該複數個第一部分和記憶的該第二列地址的該特定第二部分；其中，依據從該儲存單元讀取的該第二列地址的該特定第二部分和從該儲存單元讀取的該第一列地址的該複數個第一部分，獲得該第二完整列地址，以及對應於該第二列地址的該特定第二部分的該第二地址資訊的該指標值與對應於該第一列地址的該第一部分的該第一地址資訊的該指標值不相同；其中，該第一地址資訊中的每個該記憶庫地址等於該第二地址資訊的該記憶庫地址。
  15. 如申請專利範圍第14項所述之動態隨機存取記憶的操作方法，其中還包括：當該存取命令為一寫入命令時，依據該第二完整列地址，將來自一控制器的資料儲存到該動態隨機存取記憶的一記憶陣列；以及 當該存取命令為一讀取命令時，依據該第二完整列地址，將記憶在該動態隨機存取記憶的該記憶陣列中的資料提供至該控制器。
  16. 一種動態隨機存取記憶，其中包括：一地址組合電路，包括：一控制單元，通過一地址總線，依據來自一控制器的地址資訊提供一記憶庫地址和一觸發信號；一第一選擇器，依據該記憶庫地址，將該地址資訊的一列地址的一部分儲存到一儲存單元中；以及一第二選擇器，依據該記憶庫地址和該觸發信號，從該儲存單元提供一完整列地址；一行地址解碼器，依據通過一命令總線從該控制器獲取的一存取命令，通過該地址總線從該控制器中獲取一行地址；其中，當該存取命令為寫入命令時，依據該完整列地址和該行地址，接收和儲存通過該資料總線從該控制器獲取的第一資料，以及當該存取命令為一讀取命令時，通過該資料總線將對應於該完整列地址和該行地址的第二資料提供至該控制器。
  17. 如申請專利範圍第16項所述之動態隨機存取記憶，其中該儲存單元包括複數個子單元，該複數個子單元的每一個對應於一單獨的記憶庫地址。
  18. 如申請專利範圍第17項所述之動態隨機存取記憶，其中依據該地址資訊的一指標值，該第一選擇器將該列地址的該部分儲存到對應於來自該控制單元的記憶庫地址的該儲存 單元的該子單元中。
  19. 如申請專利範圍第18項所述之動態隨機存取記憶，其中依據一晶片選擇信號，該控制單元解碼該地址資訊以獲得該記憶庫地址、該指標值和該列地址的該部分。
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