TWI633788B - 主動式畫素感測器 - Google Patents

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Abstract

一種主動式畫素感測器，其包括基板、複數感測電路、以及複數輸出電路。基板劃分為複數畫素行，且上述複數畫素行上配置有複數畫素區域。上述複數感測電路配置在上述複數畫素行中除了一特定畫素行以外的其他畫素行的畫素區域。上述複數感測電路更配置在複數畫素列以形成一陣列。每一感測電路包括感測元件、轉移電晶體、以及浮動擴散節點。上述複數輸出電路配置在特定畫素行的畫素區域。配置在同一畫素列上的感測電路耦接相同的輸出電路。

Description

主動式畫素感測器
本發明係關於一種主動式畫素感測器，且特別是關於一種主動式畫素感測器，其可具有較多的感測畫素且具有較佳的透光率。
互補式金氧半(metal-oxide-semiconductor，CMOS)影像感測器以廣泛地用於各種應用，例如，數位相機、去氧核醣核酸(deoxyribonucleic acid，DNA)感測器等等。一般而言，CMOS影像感測器的感測面板上的每一畫素包括了感測元件以及其他的用來產生感測信號的多個元件。由於CMOS影像感測器得尺寸越來越小，使得畫素中的感測元件的尺寸也必須縮小，即填充係數(fill rate)變小。此外，感測面板上佈滿了連接畫素的金屬配線。這些金屬配線影響了感測面板的透光性，且可能導致色散現象。如此一來，每一畫素所能感測光量減少，降低了CMOS影像感測器的感測準確度。
根據本發明一實施例，本發明提供一種主動式畫素感測器，其包括基板、複數感測電路、以及複數輸出電路。基板劃分為複數畫素行，且上述複數畫素行上配置有複數畫素區域。上述複數感測電路配置在上述複數畫素行中除了一特定畫素行以外的其他畫素行的畫素區域。上述複數感測電路更配 置在複數畫素列以形成一陣列。每一感測電路包括感測元件、轉移電晶體、以及浮動擴散節點。上述複數輸出電路配置在特定畫素行的畫素區域。配置在同一畫素列上的感測電路耦接相同的輸出電路。
根據本發明另一實施例。本發明提供一種主動式畫素感測器，其包括基板、複數感測電路、以及複數輸出電路。基板具有複數畫素區域，且上述複數畫素區域配置在複數畫素行以及複數畫素列以形成一陣列。上述複數感測電路配置在上述複數畫素行中除了一特定畫素行以外的其他畫素行的畫素區域。每一感測電路包括感測元件、轉移電晶體、以及浮動擴散節點。上述複數輸出電路配置在特定畫素行的畫素區域。配置在同一畫素列上的感測電路耦接相同的輸出電路。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
1‧‧‧主動式畫素感測器
2、4‧‧‧畫素基板
10‧‧‧畫素基板
11‧‧‧驅動器
12‧‧‧讀出電路
S12A‧‧‧時序控制信號
S12B‧‧‧控制信號
13‧‧‧控制器
20‧‧‧畫素區域
20(C1,R1)、20(C1,R2)、20(C1,R5)‧‧‧畫素區域
21‧‧‧陣列
30‧‧‧感測元件
31‧‧‧轉移電晶體
32‧‧‧重置電晶體
33‧‧‧源極隨耦器
34‧‧‧選擇電晶體
40(C1-2,R5)、40(C3-4,R5)、40(C5-6,R5)‧‧‧畫素區域
41‧‧‧陣列
50‧‧‧感測元件
51‧‧‧轉移電晶體
52‧‧‧重置電晶體
53‧‧‧源極隨耦器
34‧‧‧選擇電晶體
330、530‧‧‧輸出電晶體
BL1~BL5‧‧‧位元線
C1...C6‧‧‧畫素列
DOUT‧‧‧影像資料
FN‧‧‧浮動擴散節點
G21...G25‧‧‧群組
G41...G43‧‧‧群組
L30、L31‧‧‧導線
LA1...LA5‧‧‧連接導線
LA1-2、LA3-4、LA5-6‧‧‧連接導線
LB1...LB5‧‧‧電源導線
LB1-2、LB3-4、LB5-6‧‧‧電源導線
N30、N31、N50、N51‧‧‧節點
OC‧‧‧輸出電路
R1...R5‧‧‧畫素行
RST‧‧‧重置信號
SC‧‧‧感測電路
SEL‧‧‧選擇信號
TX‧‧‧掃描信號
VDD‧‧‧供應電壓
WL1...WL4‧‧‧字元線
WL1A、WL1B、WL2A、WL4B‧‧‧字元
第1圖表示根據本發明一實施例的主動式畫素感測器。
第2A圖表示根據本發明一實施例的畫素基板。
第2B圖表示根據本發明一實施例，配置在第2A圖的畫素機板上的感測電路與輸出電路的示意圖。
第3圖表示根據本發明一實施例，第2B圖的感測電路與輸出電路的的架構。
第4A圖表示根據本發明另一實施例的畫素基板。
第4B圖表示根據本發明另一實施例，配置在第4A圖的畫素機板上的感測電路與輸出電路的示意圖。
第5圖表示根據本發明另一實施例，第4B圖的感測電路與輸出電路的的架構。
於下文中將參照相關圖式以解說本發明之數個實施例之範例。
第1圖係表示根據本發明一實施例的主動式畫素感測器。如第1圖所示，主動式畫素感測器1包括畫素基板10、驅動器11、讀出電路12、以及控制器13。畫素基板10上配置有複數感測電路以及複數輸出電路。驅動器11產生各種信號以控制畫素基板10上的感測電路以及輸出電路，以執行影像感測操作。驅動器11所產生的信號例如包括用來控制感測電路的重置信號RST、掃描信號TX、以及選擇信號SEL等等。讀出電路12接收來自畫素基板10上輸出電路的信號，以產生能表示感測電路所感測到的影像資料DOUT。控制器13則產生至少一時序控制信號S12A至驅動器11，以控制驅動器10產生信號RST、TX以及SEL的時序。控制器12還產生用來控制讀出電路12的各種控制信號S12B。本發明的主動式畫素感測器可以是一去氧核醣核酸(deoxyribonucleic acid，DNA)感測器。
第2A圖係表示根據本發明一實施例的畫素基板。參閱第2A圖，畫素基板2係作為第1圖中的畫素基板10。畫素基板2具有複數畫素區域20，這些畫素區域20配置在複數 畫素行與複數畫素列上以形成陣列21。在第2A圖的實施例中，係以配置在5條畫素列C1~C5以及5條畫素行R1~R5上的25個畫素區域20為例來說明。在其他實施例中，畫素區域、畫素列、以及畫素行的數量將根據系統設計來決定，不以上述實施例為限。第2A圖中畫素區域的形狀僅為示意形狀。畫素感測器1的感測電路SC以及輸出電路OC係配置在基板2的畫素區域。為了能清楚地說明本案的畫素區域的配置，於下文中將於畫素區域的符號”20”後標示(CX,RY)，以表示畫素區域的所對應的畫素列與畫素行。在此實施例中，其中X與Y皆為1~5中的一正整數。
第2B圖係表示根據本發明一實施例的感測電路SC與輸出電路OC的配置示意圖。參閱第2B圖，感測電路SC係配置在除了特定畫素行以外的畫素行。舉例來說，此處所述特定畫素行係以所有畫素行R1~R5中的最後一條畫素行R5為例。在其他實施例中，所述特定畫素行可以是所有畫素行R1~R5中的第一條畫素行R1，或者是中間的畫素行R2~R4中的任一者。感測電路SC分別配置在其他畫素行R1~R4上的畫素區域20(C1,R1)~20(C5,R4)。在此實施例中，配置在同一畫素列上的感測電路SC共用一個同樣配置在該畫素列上的輸出電路OC。由於畫素基板2具有5條畫素列C1~C5，因此具有5個輸出電路OC，其分別配置在畫素行R5上的畫素區域20(C1,R5)~20(C5,R5)。舉例來說，分別配置在畫素列C1的4個畫素區域20(C1,R1)~20(C1,R4)的感測電路SC共用配置在畫素列C1的畫素區域20(C1,R5)的輸出電路 OC。根據第2B圖的配置，畫素區域20(C1,R1)~20(C5,R5)以一畫素列為單位而劃分為5個群組G21~G25，且每一群組包括4個感測電路SC配置所在的畫素區域20以及1個輸出電路OC配置所在的畫素區域20。在每一群組中的4個感測電路SC共用在同一群組的輸出電路OC。由於畫素區域20配置成陣列21，因此，所有的感測電路SC與輸出電路OC以對應陣列21的方式而配置成一陣列。以下將透過的3圖，以對應畫素列C1以及畫素行R1~R5的群組G21為例來說明同一畫素列上的感測電路SC以及共用的輸出電路OC的詳細電路架構。為了能清楚的表示感測電路SC與輸出電路OC配置的畫素區域，第3圖示範性的標示了畫素區域20(C1,R1)、20(C1,R2)、與20(C1,R5)。
參閱第3圖，基板2還包括字元線WL1~WL4以及位元線BL1~BL5。字元線WL1~WL4分別對應畫素行R1~R4，且位元線BL1~BL5分別對應畫素列C1~C5。配置在同一畫素列的感測電路SC耦接相同的位元線，而配置在同一畫素行的感測電路SC耦接相同的字元線。每一感測電路SC包括感測元件30以及轉移電晶體31。感測元件30係以一光電二極體(photoelectric diode)來實現，其陽極電極耦接接地端GND，且其陰極耦接節點N30。轉移電晶體31的閘極(即控制端)耦接字元線WL1接收來自驅動器11的一掃描信號TX，其汲極(即第一端)耦接光電二極體PD之陰極電極於節點N30，且其源極(即第二端)耦接浮動擴散節點FN。浮動擴散節點FN耦接連接導線LA1。輸出電路OC透過連接導線LA1 耦接同一畫素列C1上的感測電路SC的浮動擴散節點FN。輸出電路OC包括重置電晶體32、源極隨耦器33、以及選擇電晶體34。在此實施例中，源極隨耦器33包括輸出電晶體330。在第3圖的實施例中，電晶體31、32、34、以及330為以N型金氧半(N-type metal-oxide semiconductor，NMOS)電晶體為例。重置電晶體32之閘極耦接導線L30以接收來自驅動器11的重置信號RST，其汲極耦接電源導線LB1以接收供應電壓VDD，且其源極耦接連接導線LA1。輸出電晶體330的閘極耦接連接導線LA1，其汲極耦接電源導線LB1以接收供應電壓VDD，且其源極耦接節點N31。選擇電晶體34的閘極耦接導線L31以接收來自驅動器11的選擇信號SEL，其汲極耦接節點N31，且其源極耦接對應的位元線BL1。
其他的群組G22~G25具有與群組G21相同的架構，在此省略說明。根據上述，基板2上的畫素區域20分別配置在多條畫素行與多條畫素列上，其中一畫素行上的畫素區域20係作為配置輸出電路OC的區域。而其餘的畫素行則是作為配置感測電路SC的區域。配置在同一列上的感測電路SC透過一連接導線來共用一個輸出電路OC。根據本發明實施例，由於基板2的一畫素行係專用於輸出電路OC的且多個感測電路SC共用一輸出電路OC，因此，可減少基板2上金屬配線，進而提高影像感測器的透光度。在習知主動式畫素感測器中，每一感測畫素均配置一輸出電路，且須配置用來傳送重置信號與選擇信號的兩條水平導線給在同一行上的感測畫素的輸出電路。根據本發明的實施例，輸出電路OC是配置在一專用畫素 行，因此對於基板2整體而言，僅需配置兩條水平導線L30與L31給專用畫素行的輸出電路OC。與習知主動式畫素感測器比較起來，本案基板2上的水平配置的金屬配線數量較少。
第4A圖係表示根據本發明另一實施例的畫素基板。參閱第4A圖，畫素基板4係作為第1圖中的畫素基板10。畫素基板4具有複數畫素區域40，這些畫素區域40配置在複數畫素行。在第2A圖的實施例中，係以配置在5條畫素行R1~R5上的個畫素區域40為例來說明。此外，在畫素行R1~R4的畫素區域40也配置在畫素列C1~C6，以形成陣列41。為了能清楚地說明在畫素行R1~R4與畫素列C1~C6的畫素區域的配置，於下文中將於畫素區域的符號”40”後標示(CX,RY)，以來表示陣列41中畫素區域的所對應的畫素列與畫素行。在此實施例中，其中X為1~6中的一正整數，Y為1~4中的一正整數。參閱第4A圖，在畫素行R5上，每一畫素區域40對應兩條畫素列。為了能清楚地說明在畫素行R5的畫素區域40的配置，於下文中與相關圖示中於畫素區域的符號”40”後標示(CM-(M+1),R5)，以來表示畫素區域的所對應的畫素列與畫素行，其中，CM-(M+1)是表示所對應的兩條畫素列，M，為1、3、或5。詳細來說，畫素區域40(C1-2,R5)對應畫素列C1與C2，畫素區域40(C3-4,R5)對應畫素列C3與C4，畫素區域40(C5-6,R5)對應畫素列C5與C6。在其他實施例中，畫素區域、畫素列、以及畫素行的數量將根據系統設計來決定，不以上述實施例為限。第4A圖中畫素區域的形狀僅為示意形狀。畫素感測器1的感測電路SC以及輸出電路OC係 配置在基板4的畫素區域40。
第4B圖係表示根據本發明一實施例的感測電路SC與輸出電路OC的配置示意圖。參閱第4B圖，感測電路SC係配置在除了特定畫素行以外的畫素行。舉例來說，此處所述特定畫素行係以所有畫素行R1~R5中的最後一條畫素行R5為例。在其他實施例中，所述特定畫素行可以是所有畫素行R1~R5中的第一條畫素行R1，或者是中間的畫素行R2~R4中的任一者。感測電路SC分別配置在其他畫素行R1~R4上的畫素區域40(C1,R1)~40(C6,R4)。由於感測電路SC配置在形成陣列41的畫素行R1~R4與，因此感測電路SC也以對應陣列41的方式而配置成一陣列。在此實施例中，不僅配置在同一畫素列上的感測電路SC共用一個輸出電路OC，此外，一組相鄰的兩條畫素列上的感測電路SC共用一個輸出電路OC。由於畫素基板4具有6條畫素列C1~C6，因此具有3個輸出電路OC，其分別配置在畫素行R5上的畫素區域40(C1-2,R5)、40(C3-4,R5)、40(C5-6,R5)。舉例來說，分別配置在畫素列C1的4個畫素區域40(C1,R1)~40(C1,R4)的感測電路SC以及分別配置在畫素列C2的4個畫素區域40(C2,R1)~40(C2,R4)的感測電路SC共用畫素區域40(C1-2,R5)的輸出電路OC。根據第4B圖的配置，畫素區域40(C1,R1)~40(C6,R4)與40(C1-2,R5)、40(C3-4,R5)、40(C5-6,R5)以兩畫素列為單位而劃分為3個群組G41~G43，且每一群組包括8個感測電路SC配置所在的畫素區域以及1個輸出電路OC配置所在的畫素區域。在每一群組中的8個感 測電路SC共用在同一群組的輸出電路OC。也就是說，配置在兩畫素列上的所有感測電路SC共用一個輸出電路OC。以下將透過的5圖，以對應畫素列C1與C2以及畫素行R1~R5的群組G41為例來說明同一畫素列上的感測電路SC以及共用的輸出電路OC的詳細電路架構。
參閱第5圖，基板4還包括複數字元線WLA1~WLA4與WLB1~WLB4以及複數位元線BL1-2~BL5-6。每一位元線耦接對應的群組內的所有感測電路SC，換句話說，配置在兩畫素列上的所有感測電路SC共用一位元線。如第5圖所示，群組G41內所有的感測電路SC耦接字元線BL1-2，即配置在畫素列C1與C2上的所有感測電路SC共用位元線BL1-2。每一感測電路SC包括感測元件50以及轉移電晶體51。感測元件50係以一光電二極體(photoelectric diode)來實現，其陽極電極耦接接地端GND，且其陰極耦接節點N50。轉移電晶體51的汲極耦接光電二極體PD之陰極電極於節點N50，且其源極耦接浮動擴散節點FN。浮動擴散節點FN耦接連接導線LA1-2。參閱第5圖，須注意的是，於配置在畫素列C1與畫素行R1的感測電路SC中，轉移電晶體51的閘極係耦接一字元線WLA1接收來自驅動器11的一掃描信號TX；而於配置在畫素列C2與畫素行R1的感測電路SC中，轉移電晶體51的閘極係耦接另一字元線WLB1接收來自驅動器11的一掃描信號TX。因此可得知，在同一群組中，配置在同一畫素行的感測電路的轉移電晶體51的閘極是連接不同的字元線。對應畫素列C1與C2的輸出電路OC透過連接導線LA1-2耦接在 畫素列C1與C2上的感測電路SC的浮動擴散節點FN。輸出電路OC包括重置電晶體52、源極隨耦器53、以及選擇電晶體54。在此實施例中，源極隨耦器53包括輸出電晶體530。在第5圖的實施例中，電晶體51、52、54、以及530為以NMOS電晶體為例。重置電晶體52之閘極耦接導線L50以接收來自驅動器11的重置信號RST，其汲極耦接電源導線LB1-2以接收供應電壓VDD，且其源極耦接連接導線LA1-2。輸出電晶體530的閘極耦接連接導線LA1-2，其汲極耦接電源導線LB1-2以接收供應電壓VDD，且其源極耦接節點N51。選擇電晶體54的閘極耦接導線L51以接收來自驅動器11的選擇信號SEL，其汲極耦接節點N31，且其源極耦接對應的位元線BL1-2。
其他的群組G42與G43具有與群組G41相同的架構，在此省略說明。根據上述，在同一群組中，配置在同一畫素行的感測電路的轉移電晶體51的閘極連接不同的字元線。如此一來，在一群組中，配置在同一畫素行的感測電路的轉移電晶體51可透過不同的字元線來接收不同的掃描信號，以於不同的時間導通。根據上述感測電路與字元線之間的連接關係，參閱第5圖對於一畫素行而言，分別歸屬於群組G41、G42、與G43且配置在畫素列C1、C3、與C5上的感測電路SC的轉移電晶體51的閘極耦接一字元線，而分別歸屬於群組G41、G42、與G43且配置在畫素列C2、C4、與C6上的感測電路SC的轉移電晶體51的閘極耦接另一字元線。舉例來說，在畫素行R1上，配置在畫素列C1、C3、與C5的感測電路SC的轉移電晶體51的閘極耦接字元線WLA1，而配置在畫素列C2、C4、與C6上的感測電路 SC的轉移電晶體51的閘極耦接字元線WLB1。
根據上述，基板4上的畫素區域40分別配置在多條畫素行與多條畫素列上，其中一畫素行上的畫素區域40係作為配置輸出電路OC的區域。而其餘的畫素行則是作為配置感測電路SC的區域。配置在相鄰兩列上的感測電路SC透過一連接導線來共用一個輸出電路OC。根據本發明實施例，由於基板4的一畫素行係專用於輸出電路OC的且多個感測電路SC來共用一輸出電路OC，因此，可減少基板4上金屬配線，進而提高影像感測器的透光度。在習知主動式畫素感測器中，每一感測畫素均配置一輸出電路，且須配置用來傳送重置信號與選擇信號的兩條水平導線給在同一行上的感測畫素的輸出電路。根據本發明的實施例，輸出電路OC是配置在一專用畫素行，因此對於基板4整體而言，僅需配置兩條水平導線L50與L51給專用畫素行的輸出電路OC。與習知主動式畫素感測器比較起來，本案基板4上的水平配置的金屬配線數量較少。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (14)

  1. 一種主動式畫素感測器，包括：一基板，其中，該基板劃分為複數畫素行，且該等畫素行上配置有複數畫素區域；複數感測電路，配置在該等畫素行中除了一特定畫素行以外的其他該等畫素行的該等畫素區域，其中，該等感測電路更配置在複數畫素列以形成一陣列，且每一該感測電路包括一感測元件、一轉移電晶體、以及一浮動擴散節點；以及複數輸出電路，配置在該特定畫素行的該等畫素區域；其中，配置在同一該畫素列上的該等感測電路耦接相同的該輸出電路。
  2. 如申請專利範圍第1項所述之主動式畫素感測器，其中，配置在彼此相鄰的一預設數量的該等畫素列上的該等感測電路耦接相同的該輸出電路。
  3. 如申請專利範圍第2項所述之主動式畫素感測器，其中，配置在彼此相鄰的該預設數量的該等畫素列上的該等感測電路透過一連接導線耦接相同的該輸出電路。
  4. 如申請專利範圍第1項所述之主動式畫素感測器，其中，該特定畫素行為該等畫素行中的第一行或最後一行。
  5. 如申請專利範圍第1項所述之主動式畫素感測器，其中，該特定畫素行位於在其他的該等畫素行中的任兩者之間。
  6. 如申請專利範圍第1項所述之主動式畫素感測器， 其中，配置在同一該畫素列上的該等感測電路透過一連接導線耦接相同的該輸出電路；以及其中，在每一該感測電路中，該感光元件的第一端耦接一接地，該感光元件的第二端耦接一第一節點，該轉移電晶體的第一端耦接該第一節點，該轉移電晶體的控制端接收一掃描信號，該轉移電晶體的第二端耦接該浮動擴散節點，且該浮動擴散節點耦接對應的該連接導線。
  7. 如申請專利範圍第6項所述之主動式畫素感測器，其中，每一該輸出電路耦接對應的該連接導線以及對應的一位元線，且包括：一重置電晶體，具有接收一重置信號的控制端、接收一供應電壓的第一端、以及耦接對應的該連接導線的第二端；一源極隨耦器，具有耦接對應的該連接導線的控制端、接收該供應電壓的第一端、以及耦接一第二節點的第二端；以及一選擇電晶體，受控於一選擇信號，且耦接於該第二節點與對應的該位元線之間。
  8. 如申請專利範圍第6項所述之主動式畫素感測器，其中，當配置在該等畫素列之中相鄰的兩畫素列上的該等感測電路耦接相同的該輸出電路時，配置在相鄰的兩該等畫素列而分別配置在相同的該畫素行的兩個該等感測電路的該轉移電晶體的控制端分別透過不同的字元線來接收對應的該等掃描信號。
  9. 如申請專利範圍第6項所述之主動式畫素感測器，其中，當 配置在該等畫素列之中相鄰的兩畫素列上的該等感測電路耦接相同的該輸出電路時，配置在相鄰的兩該等畫素列上的該等感測電路耦接相同的該連接導線。
  10. 一種主動式畫素感測器，包括：一基板，其中，該基板具有複數畫素區域，且該等畫素區域配置在複數畫素行以及複數畫素列以形成一陣列；複數感測電路，配置在該等畫素行中除了一特定畫素行以外的該等其他畫素行的該等畫素區域，其中，每一該感測電路包括一感測元件、一轉移電晶體、以及一浮動擴散節點；以及複數輸出電路，配置在該特定畫素行的該等畫素區域；其中，配置在同一該畫素列上的該等感測電路耦接相同的該輸出電路。
  11. 如申請專利範圍第10項所述之主動式畫素感測器，其中，該特定畫素行為該等畫素行中的第一行或最後一行。
  12. 如申請專利範圍第10項所述之主動式畫素感測器，其中，該特定畫素行配置在該等其他畫素行中的兩者之間。
  13. 如申請專利範圍第10項所述之主動式畫素感測器，其中，配置在同一該畫素列上的該等感測電路透過一連接導線耦接相同的該輸出電路；以及其中，在每一該感測電路中，該感光元件的第一端耦接一接地，該感光元件的第二端耦接一第一節點，該轉移電晶體的第一端耦接該第一節點，該轉移電晶體的控制端接收 一掃描信號，該轉移電晶體的第二端耦接該浮動擴散節點，且該浮動擴散節點耦接對應的該連接導線。
  14. 如申請專利範圍第13項所述之主動式畫素感測器，其中，每一該輸出電路耦接對應的該連接導線以及對應的一位元線，且包括：一重置電晶體，具有接收一重置信號的控制端、接收一供應電壓的第一端、以及耦接對應的該連接導線的第二端；一源極隨耦器，具有耦接對應的該連接導線的控制端、接收該供應電壓的第一端、以及耦接一第二節點的第二端；以及一選擇電晶體，受控於一選擇信號，且耦接於該第二節點與對應的該位元線之間。
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