TWI629597B - 一種時脈訊號處理系統及其方法 - Google Patents
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Abstract
一種時脈訊號處理系統及其方法,係應用於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中,利用本發明之時脈訊號處理系統以進行時脈訊號處理方法時,首先,利用第一級鎖相迴路PLL (Phase-Locked Loops)將所輸入的通用序列匯流排USB訊框開始欄位SOF (SOF, Start Of Frame)頻率予以提升,提供時脈同步,並輸出至第二級鎖相迴路;接著,利用第二級鎖相迴路PLL降低第一級鎖相迴路之輸出的時脈抖動(Timing Jitter)並將其時脈抖動予以降低到20ps以下。
Description
本發明係有關於訊號處理系統及方法,更詳而言之,係有關於一種應用於通用序列匯流排USB音訊(Audio)同步模式(synchronous mode)聲音時脈重建之環境中的時脈訊號處理系統及其方法,將所輸入的通用序列匯流排USB訊框開始欄位SOF(SOF, Start Of Frame)頻率予以提升,提供時脈同步,並將其時脈抖動予以降低到20ps以下。
目前的USB 定義了四種傳輸型態:(1)控制傳輸(Control Transfers),為用於控制傳輸命令及狀態操作,像是設定裝置、取得裝置資訊、發送指令到裝置等,每個USB裝置都有一個Endpoint 0,USB Core為裝置***後進行設定;(2)中斷傳輸(Interrupt Transfers) ,是與一般常見的中斷不同,需要 host 端先詢問(Polling)才會執行,以一個固定速傳輸少量資料,例如,USB鍵盤,滑鼠;(3)批次傳輸(Bulk Transfers),用於大量資料傳輸、且需確保資料無誤,例如,傳至隨身碟,而並無速度限制,若傳輸失敗則再重傳以便確保資料正確;以及,(4)同時傳輸(Isochronous Transfers),用於大量資料傳輸,但不確保資料是否正確到達,例如,USB視訊裝置,希望傳送之聲音或影像的速率是穩定的,然,若有幾張訊框Frame遺失,沒有通過循環冗餘檢測碼CRC資料也不會重傳。
Transaction傳輸是指USB資料的傳輸,大部分的傳輸包含了三種封包(Token packet、Data packet、Handshake 或稱 Status packet);Transaction傳輸可能是從主機端(Host)傳向外圍設備(Device),或是從外圍設備(Device)傳向主機端(Host),而傳送方向是由Token packet中指定;一般來說,目標端利用Handshake(Status packet)來判斷此次傳輸是否成功。
而為了確保同步,USB把時間切割成固定長度的小區間。例如,低速和全速的時候是以1ms為單位,稱為一個訊框Frame,而高速時再把一個訊框Frame切成八等分,一個0.125ms為單位,稱為microframes;訊框開始欄位SOF封包(Start-Of-Frame Packet)為一種特殊的封包,是在每一個訊框Frame開始時發送。
通用序列匯流排USB音訊同步模式(synchronous mode)在放音與錄音時需要一個時脈CLK來驅動數位類比轉換器DAC與類比數位轉換器ADC,而此時脈CLK須與USB接收與傳送的資料同步,例如,此時脈CLK須與USB HOST送過來的資料流速率同步不然會有不連續現象,這樣才不會造成不連續音。
最早的作法是用單一鎖相迴路PLL將通用序列匯流排USB訊框開始欄位SOF頻率(例如,全速時為1Khz (1Khz@full speed),或是,全速時為8Khz (8Khz@high speed))升頻到1024*48Khz,但是單一鎖相迴路PLL將USB SOF頻率,例如,1Khz予以提升49152倍之後,訊號之時脈抖動非常嚴重,以致於數位類比轉換器DAC與類比數位轉換器ADC有極大的雜音。
現行USB AUDIO方案公司又提出了一個叫適應性模式(adaptive mode),其觀念是USB DEVICE使用兩個很深的先進先出FIFO緩衝區(深度一般大於1000)來分別儲存HOST傳過來跟要傳給HOST的資料。然後控制器動態調適本地的時脈合成器(clock synthesizor)頻率,使DAC/ADC速度讓緩衝區內的資料深度處於一個範圍(設定緩衝區儲存的數量上下限),並控制鎖相迴路時脈CLK PLL來調整此緩衝區的除取速度讓其處於一個設定範圍。然,利用此適應式模式會有兩個缺點產生,第一個缺點是動態調適方式調整時脈合成器將造成時脈抖動變大(通常大於200ps)並將導致聲音品質變差,而第二個缺點為使用很深的緩衝區將造成播放音的延遲。
就目前的使用先進先出FIFO緩衝區而言,美國專利公開/公告號US 7715513 “Data synchronization apparatus”係揭露包含先進先出暫存器、控制電路、以及鎖相迴路的資料同步裝置;先進先出暫存器接收並儲存多個資料且根據儲存於先進先出暫存器中之資料的數目提供暫存器調整信號;儲存於先進先出暫存器中之資料以根據一主時脈信號所得來之時脈速率發出至外部裝置;控制電路根據暫存器調整信號來提供鎖相迴路調整信號;以及,鎖相迴路提供主時脈信號且依據鎖相迴路調整信號來調整主時脈信號之頻率。換言之,是以先進先出FIFO緩衝區作為緩衝區,然後調整鎖相迴路PLL的速度來讓USB播音不會有不連續現象產生。
另,賽普拉斯半導體(Cypress Semiconductor)公司的通用序列匯流排USB音訊(Audio)的作法也是以先進先出FIFO緩衝區作為緩衝區,然後調整鎖相迴路PLL的速度而讓USB播音無不連續現象。
台灣公開/公告號I557573「可攜式儲存裝置、及相關方法與非暫時性機器可讀媒體」所揭露的是,一可攜式儲存裝置用以從一第一運算裝置獲得第一檔案之一版本,並更新該可攜式儲存裝置中的該第一檔案,以形成一經更新第一檔案;然後,該可攜式儲存裝置判定該第一檔案在一第二運算裝置上的一版本不同於該可攜式儲存裝置中的該經更新第一檔案,並將該經更新第一檔案提供給該第二運算裝置;此外,該可攜式儲存裝置用以判定該第一檔案在一遠端儲存服務上的一版本不同於該經更新第一檔案,並將該經更新第一檔案提供給該遠端儲存服務。
台灣公開/公告號I544337「共用通用串列匯流排(USB)裝置之雙作業系統架構以及雙作業系統架構共用通用串列匯流排(USB)裝置之方法」係揭露,一種可共用USB裝置之雙作業系統架構包括:一第一作業系統;一第二作業系統;USB集線器,連接複數個USB裝置;以及一切換開關,用以在該第一作業系統切換至該第二作業系統時,使該第二作業系統連接至USB集線器,並切斷該第一作業系統與USB集線器之連接。
台灣公開/公告號I540426「行動裝置基於熱條件之動態調整」係揭露,一行動裝置可經組態以監測與該行動裝置及/或一同級裝置相關聯之環境、系統及使用者事件。一或多個事件之發生可觸發對系統設定之調整。該行動裝置可經組態以基於對使用者的經預測叫用之一預報來將頻繁叫用之應用程式保持為最新。該行動裝置可接收與應用程式相關聯之推播通知,該等推播通知指示新內容可供該等應用程式下載。該行動裝置可在背景中啟動與該等推播通知相關聯之應用程式且下載該新內容。在執行一應用程式或與一同級裝置通信之前,該行動裝置可經組態以檢查該行動裝置及/或一同級裝置之能量及資料預算以及環境條件以確保一高品質使用者體驗。
所以,如何能避免以單一鎖相迴路PLL將USB SOF頻率,例如,1Khz予以提升49152倍之後,訊號之時脈抖動非常嚴重,以致於數位類比轉換器DAC與類比數位轉換器ADC有極大的雜音;以及,如何能避免使用適應性模式,而不會產生動態調適方式調整時脈合成器所造成的時脈抖動變大(大於200ps)並導致聲音品質變差的情況,亦不會產生使用很深的緩衝區而造成播放音之延遲的情況,均是待解決的問題。
本發明之主要目的便是在於提供一種時脈訊號處理系統及其方法,係應用於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中,利用第一級鎖相迴路PLL(Phase-Locked Loops)將所輸入的通用序列匯流排USB訊框開始欄位SOF(SOF, Start Of Frame)頻率予以提升,提供時脈同步,並輸出至第二級鎖相迴路;接著,利用第二級鎖相迴路PLL降低第一級鎖相迴路之輸出的時脈抖動(Timing Jitter)並將其時脈抖動予以降低到20ps以下。
本發明之又一目的便是在於提供一種時脈訊號處理系統及其方法,係應用於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中,利用雙鎖相迴路PLL的方式來鎖定與系統單晶片SOC同步時脈。
本發明之另一目的便是在於提供一種時脈訊號處理系統及其方法,係應用於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中,第一級鎖相迴路PLL是將USB SOF提升到49152倍,主要是提供時脈同步,而第二級鎖相迴路PLL將降低第一級鎖相迴路PLL的輸出時脈抖動,將其抖動降低到20ps以下。
本發明之另一目的便是在於提供一種時脈訊號處理系統及其方法,係應用於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中,當數位類比轉換器DAC/類比數位轉換器ADC時脈與通用序列匯流排USB訊框開始欄位SOF同步時,能使用一個小容量的緩衝區(<100)儲存一個訊框開始欄位SOF的資料量,而無須很深的緩衝區(>1000)即能正常且沒有不連續的播放音,且,由於使用小緩衝區,因而,聲音延遲性也大幅改善到1ms以內。
本發明之再一目的便是在於提供一種時脈訊號處理系統及其方法,係應用於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中,可改善時脈抖動、大幅縮減先進先出FIFO緩衝區大小、提升音訊的訊號雜訊比SNR、並降低音訊的延遲。
根據以上所述之目的,本發明提供一種時脈訊號處理系統,該時脈訊號處理系統包含USB介面、第一級鎖相迴路PLL、第二級鎖相迴路PLL、第一先進先出FIFO緩衝區、以及第二先進先出FIFO緩衝區。
第一級鎖相迴路PLL,該第一級鎖相迴路PLL 輸入端係與USB介面連接,USB介面接收/傳送USB HOST輸出/輸入的聲音資料,USB介面會送出訊框開始欄位SOF至該第一級鎖相迴路PLL 輸入端,USB介面並將脈波數量調變PCM IN訊號傳送至第一先進先出FIFO緩衝區、USB介面並然後接受來自於第二先進先出FIFO緩衝區的脈波數量調變PCM OUT訊號;以及,該第一級鎖相迴路PLL收到訊框開始欄位SOF後,例如,會輸出49152倍時脈給第二級鎖相迴路PLL,該第一級鎖相迴路PLL擔任的是升頻/時脈同步的角色。
第二級鎖相迴路PLL,該第二級鎖相迴路PLL將改善所接收到之來自於該第一級鎖相迴路PLL之升頻後之同步時脈的時脈訊號;該第二級鎖相迴路PLL將降低該時脈訊號的時脈抖動,然後將經時脈抖動處理後的時脈訊號輸出至數位類比轉換器DAC與類比數位轉換器ADC;其中,第二級鎖相迴路PLL降低第一級鎖相迴路PLL之輸出的時脈抖動並將其時脈抖動予以降低到20ps以下。
第一先進先出FIFO緩衝區,該第一先進先出FIFO緩衝區是給數位類比轉換器DAC暫存資料小容量的先進先出緩衝區(深度<100),可儲存HOST經由USB介面所送過來之一個訊框開始欄位SOF的資料,該資料可由數位類比轉換器DAC來予以讀取。
第二先進先出FIFO緩衝區,該第二先進先出FIFO緩衝區,是暫存類比數位轉換器ADC輸出的小容量的先進先出緩衝區(深度<100),經由USB介面,藉由每個訊框開始欄位SOF而讀取該第二先進先出FIFO緩衝區的資料並將之傳送至HOST。
本發明之時脈訊號處理系統使用第一級鎖相迴路PLL、以及第二級鎖相迴路PLL,經由該第一級鎖相迴路PLL而將訊框開始欄位SOF(1khz or 8khz)予以升頻,該第二級鎖相迴路PLL將升頻後之同步時脈的時脈訊號進行降低時脈抖動處理,以便將經時脈抖動處理後的時脈訊號(例如,1024*48K hz)輸出至數位類比轉換器DAC與類比數位轉換器ADC以供其使用。當穩定時數位類比轉換器DAC的時脈CLK是跟訊框開始欄位SOF同步的,經由USB介面而來的聲音之音訊資料亦與訊框開始欄位SOF同步,所以數位類比轉換器DAC上使用的時脈CLK跟第一先進先出FIFO緩衝區的資料(DATA)是同步,而無不連續的情形,因而,第一先進先出FIFO緩衝區只要能容納一個訊框開始欄位SOF的資料容量即可,而如此一來,經由USB介面之USB HOST到數位類比轉換器DAC的資料延遲就可以非常短。
於本發明之實施例中,第一級鎖相迴路PLL可包含第一相位偵測器PD (Phase Detect)、第一低通濾波器LPF、第一壓控振盪器VCO、以及第一除頻器;第一相位偵測器PD將訊框開始欄位SOF跟第一除頻器(除以49152)的輸出進行相位差異偵測、並將進行相位差異偵測後的訊號傳送至第一低通濾波器LPF;以及,第一低通濾波器LPF將相位差異的訊號作低頻濾波處理、並將之傳送至第一壓控振盪器VCO,第一低通濾波器LPF的設計方向為須能接受極低頻(低至1Khz)的輸入。
另,於本發明之實施例中,第二級鎖相迴路PLL可包含第二相位偵測器PD (Phase Detect)、第二低通濾波器LPF、第二壓控振盪器VCO、以及第二除頻器;第二相位偵測器PD將比較來自於第一級鎖相迴路PLL之經升頻後之同步時脈的時脈訊號、以及第二壓控振盪器VCO的輸出、並然後送至第二低通濾波器LPF;第二低通濾波器LPF的設計方向跟第一低通濾波器LPF不一樣,是為了降低第一級鎖相迴路PLL輸出之經升頻後之同步時脈的時脈訊號的時脈抖動,需要將第二低通濾波器LPF設計在過阻尼狀態,而穩定時間設計為數ms;以及,第二壓控振盪器VCO的輸出將傳送至第二除頻器,而第二除頻器將進行除2處理,第二除頻器作責任週期調整以便將訊號輸出至數位類比轉換器DAC與類比數位轉換器ADC以供其使用。
利用本發明之時脈訊號處理系統以進行時脈訊號處理方法的過程時,首先,進行升頻動作;經由USB介面,利用第一級鎖相迴路PLL(Phase-Locked Loops)將所輸入的通用序列匯流排USB訊框開始欄位SOF頻率予以提升,提供時脈同步,並輸出至第二級鎖相迴路。
在此,其中,該第一級鎖相迴路PLL收到訊框開始欄位SOF後,例如,會輸出49152倍時脈給第二級鎖相迴路PLL,該第一級鎖相迴路PLL擔任的是升頻/時脈同步的角色。
接著,進行時脈抖動處理動作;利用第二級鎖相迴路PLL降低第一級鎖相迴路PLL之輸出之時脈訊號的時脈抖動並將其時脈抖動予以降低到20ps以下。
在此,其中,該第二級鎖相迴路PLL將改善所接收到之來自於該第一級鎖相迴路PLL之升頻後之同步時脈的時脈訊號;該第二級鎖相迴路PLL將降低該時脈訊號的時脈抖動,然後將經時脈抖動處理後的時脈訊號輸出至數位類比轉換器DAC與類比數位轉換器ADC;以及,第二級鎖相迴路PLL降低第一級鎖相迴路之輸出的時脈抖動並將其時脈抖動予以降低到20ps以下。
爲使熟悉該項技藝人士瞭解本發明之目的、特徵及功效,茲藉由下述具體實施例,並配合所附之圖式,對本發明詳加說明如後:
圖1為一系統示意圖,用以顯示說明本發明之時訊號處理系統之系統架構、以及配合USB介面、數位類比轉換器DAC與類比數位轉換器ADC的運作情形。如圖1中所示之,時脈訊號處理系統1包含USB介面100、第一級鎖相迴路PLL 101、第二級鎖相迴路PLL 102、第一先進先出FIFO緩衝區103、以及第二先進先出FIFO緩衝區104。
第一級鎖相迴路PLL 101,該第一級鎖相迴路PLL 101輸入端係與USB介面100連接,USB介面100接收/傳送經由USB 纜線(Cable)之USB主機端(USB HOST)(未圖示之)輸出/輸入的聲音資料,USB介面100會送出訊框開始欄位SOF至該第一級鎖相迴路PLL 101輸入端,USB介面100並將脈波數量調變PCM IN訊號傳送至第一先進先出FIFO緩衝區103、USB介面100並然後接受來自於第二先進先出FIFO緩衝區104的脈波數量調變PCM OUT訊號;以及,該第一級鎖相迴路PLL 101收到訊框開始欄位SOF後,例如,會輸出49152倍時脈給第二級鎖相迴路PLL 102,該第一級鎖相迴路PLL 101擔任的是升頻/時脈同步的角色。
第二級鎖相迴路PLL 102,該第二級鎖相迴路PLL 102將改善所接收到之來自於該第一級鎖相迴路PLL之升頻後之同步時脈的時脈訊號 1011;該第二級鎖相迴路PLL 102 將降低該時脈訊號1011的時脈抖動,然後將經時脈抖動處理後的時脈訊號1021輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106;其中,第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL 101之輸出的時脈抖動並將其時脈抖動予以降低到20ps以下。
第一先進先出FIFO緩衝區103,該第一先進先出FIFO緩衝區103是給數位類比轉換器DAC 105暫存資料小容量的先進先出緩衝區(深度<100),可儲存主機端(HOST)經由USB介面100所送過來之一個訊框開始欄位SOF的資料(未圖示之),該資料可由數位類比轉換器DAC 105來予以讀取。
第二先進先出FIFO緩衝區104,該第二先進先出FIFO緩衝區104,是暫存類比數位轉換器ADC 106輸出的小容量的先進先出緩衝區(深度<100),經由USB介面100,藉由每個訊框開始欄位SOF而讀取該第二先進先出FIFO緩衝區104的資料並將之傳送至主機端(HOST)。
於實際施行時,本發明之時脈訊號處理系統1使用第一級鎖相迴路PLL 101、以及第二級鎖相迴路PLL 102,經由該第一級鎖相迴路PLL 101而將訊框開始欄位SOF(1khz or 8khz)予以升頻,該第二級鎖相迴路102將升頻後之同步時脈的時脈訊號1011進行降低時脈抖動處理,以便將經時脈抖動處理後的時脈訊號1021(例如,1024*48K hz)輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106以供其使用。當穩定時,數位類比轉換器DAC 105的時脈CLK是跟訊框開始欄位SOF同步的,經由USB介面100而來的聲音之音訊資料亦與訊框開始欄位SOF同步,所以數位類比轉換器DAC 105上使用的時脈CLK跟第一先進先出FIFO緩衝區103的資料(DATA)是同步,而無不連續的情形,因而,第一先進先出FIFO緩衝區103只要能容納一個訊框開始欄位SOF的資料容量即可,而如此一來,經由USB介面100之USB 主機端(HOST)到數位類比轉換器DAC 105的資料延遲就可以非常短。
於本發明之實施例中,第一級鎖相迴路PLL 101可包含第一相位偵測器PD (Phase Detect)、第一低通濾波器LPF 、第一壓控振盪器VCO 、以及第一除頻器(1/N);第一相位偵測器PD將訊框開始欄位SOF跟第一除頻器(除以49152)的輸出進行相位差異偵測、並將進行相位差異偵測後的訊號傳送至第一低通濾波器LPF;以及,第一低通濾波器LPF將相位差異的訊號作低頻濾波處理、並將之傳送至第一壓控振盪器VCO,第一低通濾波器LPF的設計方向為須能接受極低頻(低至1Khz)的輸入。
另,於本發明之實施例中,第二級鎖相迴路PLL可包含第二相位偵測器PD (Phase Detect)、第二低通濾波器LPF、第二壓控振盪器VCO、以及第二除頻器(1/2);第二相位偵測器PD 將比較來自於第一級鎖相迴路PLL 101之經升頻後之同步時脈的時脈訊號1011、以及第二壓控振盪器VCO的輸出、並然後送至第二低通濾波器LPF;第二低通濾波器LPF的設計方向跟第一低通濾波器LPF不一樣,是為了降低第一級鎖相迴路PLL輸出之經升頻後之同步時脈的時脈訊號1011的時脈抖動,需要將第二低通濾波器LPF設計在過阻尼狀態,而穩定時間設計為數ms;以及,第二壓控振盪器VCO的輸出將傳送至第二除頻器(1/2),而第二除頻器將進行除2處理,第二除頻器作責任週期調整以便將訊號輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106以供其使用。
圖2為一流程圖,用以顯示說明利用如圖1中之本發明之時脈訊號處理系統以進行時脈訊號處理方法的流程步驟。
如圖2中所示之,首先,於步驟31,進行升頻動作;經由USB介面100,利用第一級鎖相迴路PLL 101將所輸入的通用序列匯流排USB訊框開始欄位SOF頻率予以提升,提供時脈同步的時脈訊號1011,並輸出至第二級鎖相迴路PLL 102,並進到步驟32。
在此,其中,該第一級鎖相迴路PLL 101收到訊框開始欄位SOF後,例如,會輸出49152倍時脈給第二級鎖相迴路PLL 102,該第一級鎖相迴路PLL 101擔任的是升頻/時脈同步的角色。
於步驟32,進行時脈抖動處理動作;利用第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL之輸出之時脈訊號1011的時脈抖動並將其時脈抖動予以降低到20ps以下。
在此,其中,該第二級鎖相迴路PLL 102將改善所接收到之來自於該第一級鎖相迴路PLL 101之升頻後之同步時脈的時脈訊號1011;該第二級鎖相迴路PLL 102將降低該時脈訊號1011的時脈抖動,然後將經時脈抖動處理後的時脈訊號1021輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106;以及,第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL 101輸出的時脈抖動並將其時脈抖動予以降低到20ps以下。
圖3為一示意圖,用以顯示說明本發明之時脈訊號處理系統的一實施例的架構、以及配合USB介面、數位類比轉換器DAC與類比數位轉換器ADC的運作情形。如圖3中所示之,時脈訊號處理系統1包含第一級鎖相迴路PLL 101、第二級鎖相迴路PLL 102、第一先進先出FIFO緩衝區103、以及第二先進先出FIFO緩衝區104。
第一級鎖相迴路PLL 101,該第一級鎖相迴路PLL 101輸入端係與USB介面100連接,USB介面100接收/傳送經由USB 纜線(Cable)之USB主機端(USB HOST)(未圖示之)輸出/輸入的聲音資料,USB介面100會送出訊框開始欄位SOF(例如,1khz或8khz)至該第一級鎖相迴路PLL 101輸入端,USB介面100並將脈波數量調變PCM IN訊號傳送至第一先進先出FIFO緩衝區103、USB介面100並然後接受來自於第二先進先出FIFO緩衝區104的脈波數量調變PCM OUT訊號;以及,該第一級鎖相迴路PLL 101收到訊框開始欄位SOF(例如,1khz或8khz)後,會輸出,例如,1024*48khz時脈,給第二級鎖相迴路PLL 102,該第一級鎖相迴路PLL 101擔任的是升頻/時脈同步的角色。
第二級鎖相迴路PLL 102,該第二級鎖相迴路PLL 102將改善所接收到之來自於該第一級鎖相迴路PLL之升頻後之同步時脈的時脈訊號 1011;該第二級鎖相迴路PLL 102 將降低該時脈訊號1011的時脈抖動,然後將經時脈抖動處理後的時脈訊號1021(例如,經除2處理後之512*48khz)輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106;其中,第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL 101之輸出的時脈抖動並將其時脈抖動予以降低到20ps以下。
第一先進先出FIFO緩衝區103,該第一先進先出FIFO緩衝區103是給數位類比轉換器DAC 105暫存資料小容量的先進先出緩衝區(深度<100),可儲存主機端(HOST)經由USB介面100所送過來之一個訊框開始欄位SOF的資料(未圖示之),該資料可由數位類比轉換器DAC 105來予以讀取。
第二先進先出FIFO緩衝區104,該第二先進先出FIFO緩衝區104,是暫存類比數位轉換器ADC 106輸出的小容量的先進先出緩衝區(深度<100),經由USB介面100,藉由每個訊框開始欄位SOF而讀取該第二先進先出FIFO緩衝區104的資料並將之傳送至主機端(HOST)。
於實際施行時,本發明之時脈訊號處理系統1使用第一級鎖相迴路PLL 101、以及第二級鎖相迴路PLL 102,經由該第一級鎖相迴路PLL 101而將訊框開始欄位SOF(1khz or 8khz)予以升頻,該第二級鎖相迴路102將升頻後之同步時脈的時脈訊號1011進行降低時脈抖動處理,以便將經時脈抖動處理後的時脈訊號1021(例如,512*48K hz)輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106以供其使用。當穩定時,數位類比轉換器DAC 105的時脈CLK是跟訊框開始欄位SOF同步的,經由USB介面100而來的聲音之音訊資料亦與訊框開始欄位SOF同步,所以數位類比轉換器DAC 105上使用的時脈CLK跟第一先進先出FIFO緩衝區103的資料(DATA)是同步,而無不連續的情形,因而,第一先進先出FIFO緩衝區103只要能容納一個訊框開始欄位SOF的資料容量即可,而如此一來,經由USB介面100之USB 主機端(HOST)到數位類比轉換器DAC 105的資料延遲就可以非常短。
圖4為一示意圖,用以顯示說明於圖3之實施例中的第一級鎖相迴路PLL的結構。
於本實施例中,第一級鎖相迴路PLL 101可包含第一相位偵測器PD (Phase Detect)200、第一低通濾波器LPF 201、第一壓控振盪器VCO 202、以及第一除頻器(1/N) 203;第一相位偵測器PD 200將訊框開始欄位SOF跟第一除頻器(除以N)的輸出進行相位差異偵測、並將進行相位差異偵測後的訊號傳送至第一低通濾波器LPF 201;以及,第一低通濾波器LPF 201將相位差異的訊號作低頻濾波處理、並傳送至第一壓控振盪器VCO 202,而第一壓控振盪器VCO 202會將之傳送至第一除頻器203與第二級鎖相迴路PLL 102(例如,1024*48khz時脈),其中,第一低通濾波器LPF 201的設計方向為須能接受極低頻(低至1Khz)的輸入。
圖5為一流程圖,用以顯示說明利用如圖3中之本發明之時脈訊號處理系統的實施例以進行時脈訊號處理方法的一流程步驟。
如圖5中所示之,首先,於步驟41,進行升頻動作;經由USB介面100,利用第一級鎖相迴路PLL 101將所輸入的通用序列匯流排USB訊框開始欄位SOF頻率予以提升,提供時脈同步的時脈訊號1011,並輸出至第二級鎖相迴路PLL 102,並進到步驟42。
在此,其中,該第一級鎖相迴路PLL 101收到訊框開始欄位SOF後,例如,1khz或8khz,會輸出,例如,1024*48khz時脈給第二級鎖相迴路PLL 102,該第一級鎖相迴路PLL 101擔任的是升頻/時脈同步的角色。
於步驟42,進行時脈抖動處理動作;利用第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL之輸出之時脈訊號1011的時脈抖動並將其時脈抖動予以降低到20ps以下。
在此,其中,該第二級鎖相迴路PLL 102將改善所接收到之來自於該第一級鎖相迴路PLL 101之升頻後之同步時脈的時脈訊號1011,例如,1024*48k hz時脈訊號;該第二級鎖相迴路PLL 102將降低該時脈訊號1011的時脈抖動,然後將經時脈抖動處理後的時脈訊號1021,例如,512*48khz時脈訊號,輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106;以及,第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL 101輸出的時脈抖動並將其時脈抖動予以降低到20ps以下。
圖6為一流程圖,用以顯示說明利用如圖5中之時脈訊號處理方法的進行升頻動作步驟的更詳細程序。
首先,於步驟411,進行相位差異偵測;第一相位偵測器PD 200將訊框開始欄位SOF(例如,1khz或8khz)跟第一除頻器(除以N)203的輸出進行相位差異偵測、並將進行相位差異偵測後的訊號傳送至第一低通濾波器LPF 201,並進到步驟412。
於步驟412,進行低頻濾波處理;第一低通濾波器LPF 201將相位差異的訊號作低頻濾波處理、並傳送至第一壓控振盪器VCO 202,而第一壓控振盪器VCO 202會將之傳送至第一除頻器203與第二級鎖相迴路PLL 102(例如,1024*48khz時脈),其中,第一低通濾波器LPF 201的設計方向為須能接受極低頻(低至1Khz)的輸入。
圖7為一示意圖,用以顯示說明本發明之時脈訊號處理系統的另一實施例的架構、以及配合USB介面、數位類比轉換器DAC與類比數位轉換器ADC的運作情形。如圖7中所示之,時脈訊號處理系統1包含USB介面100、第一級鎖相迴路PLL 101、第二級鎖相迴路PLL 102、第一先進先出FIFO緩衝區103、以及第二先進先出FIFO緩衝區104。
第一級鎖相迴路PLL 101,該第一級鎖相迴路PLL 101輸入端係與USB介面100連接,USB介面100接收/傳送經由USB 纜線(Cable)之USB主機端(USB HOST)(未圖示之)輸出/輸入的聲音資料,USB介面100會送出訊框開始欄位SOF(例如,1khz或8khz)至該第一級鎖相迴路PLL 101輸入端,USB介面100並將脈波數量調變PCM IN訊號傳送至第一先進先出FIFO緩衝區103、USB介面100並然後接受來自於第二先進先出FIFO緩衝區104的脈波數量調變PCM OUT訊號;以及,該第一級鎖相迴路PLL 101收到訊框開始欄位SOF(例如,1khz或8khz)後,會輸出,例如,1024*48khz時脈,給第二級鎖相迴路PLL 102,該第一級鎖相迴路PLL 101擔任的是升頻/時脈同步的角色。
第二級鎖相迴路PLL 102,該第二級鎖相迴路PLL 102將改善所接收到之來自於該第一級鎖相迴路PLL之升頻後之同步時脈的時脈訊號 1011;該第二級鎖相迴路PLL 102 將降低該時脈訊號1011的時脈抖動,然後將經時脈抖動處理後的時脈訊號1021(例如,經除2處理後之512*48khz)輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106;其中,第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL 101之輸出的時脈抖動並將其時脈抖動予以降低到20ps以下。
第一先進先出FIFO緩衝區103,該第一先進先出FIFO緩衝區103是給數位類比轉換器DAC 105暫存資料小容量的先進先出緩衝區(深度<100),可儲存主機端(HOST)經由USB介面100所送過來之一個訊框開始欄位SOF的資料(未圖示之),該資料可由數位類比轉換器DAC 105來予以讀取。
第二先進先出FIFO緩衝區104,該第二先進先出FIFO緩衝區104,是暫存類比數位轉換器ADC 106輸出的小容量的先進先出緩衝區(深度<100),經由USB介面100,藉由每個訊框開始欄位SOF而讀取該第二先進先出FIFO緩衝區104的資料並將之傳送至主機端(HOST)。
於實際施行時,本發明之時脈訊號處理系統1使用第一級鎖相迴路PLL 101、以及第二級鎖相迴路PLL 102,經由該第一級鎖相迴路PLL 101而將訊框開始欄位SOF(1khz or 8khz)予以升頻,該第二級鎖相迴路102將升頻後之同步時脈的時脈訊號1011進行降低時脈抖動處理,以便將經時脈抖動處理後的時脈訊號1021(例如,512*48K hz)輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106以供其使用。當穩定時,數位類比轉換器DAC 105的時脈CLK是跟訊框開始欄位SOF同步的,經由USB介面100而來的聲音之音訊資料亦與訊框開始欄位SOF同步,所以數位類比轉換器DAC 105上使用的時脈CLK跟第一先進先出FIFO緩衝區103的資料(DATA)是同步,而無不連續的情形,因而,第一先進先出FIFO緩衝區103只要能容納一個訊框開始欄位SOF的資料容量即可,而如此一來,經由USB介面100之USB 主機端(HOST)到數位類比轉換器DAC 105的資料延遲就可以非常短。
圖8為一示意圖,用以顯示說明於圖7之實施例中的第一級鎖相迴路PLL的結構。
於本實施例中,第二級鎖相迴路PLL 102可包含第二相位偵測器PD (Phase Detect)300、第二低通濾波器LPF 301、第二壓控振盪器VCO 302、以及第二除頻器 (1/2)303;第二相位偵測器PD 300將比較來自於第一級鎖相迴路PLL 101之經升頻後之同步時脈的時脈訊號1011、以及第二壓控振盪器VCO 302的輸出進行相位差異偵測、並將進行相位差異偵測後的訊號傳送至第二低通濾波器LPF 301;第二低通濾波器LPF 301的設計方向跟第一低通濾波器LPF 201不一樣,是為了降低第一級鎖相迴路PLL 101輸出之經升頻後之同步時脈的時脈訊號1011的時脈抖動,需要將第二低通濾波器LPF 301設計在過阻尼狀態,而穩定時間設計為數ms;以及,第二壓控振盪器VCO 302的輸出將傳送至第二除頻器(1/2)303,而第二除頻器303將進行除2處理,第二除頻器303作責任週期調整以便將訊號輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106以供其使用。
換言之,第二級鎖相迴路PLL 102 的處理流程為,首先,進行相位差異偵測;第二相位偵測器PD 300將比較來自於第一級鎖相迴路PLL 101之經升頻後之同步時脈的時脈訊號1011(例如,1024*48k hz)、以及第二壓控振盪器VCO 302的輸出進行相位差異偵測、並將進行相位差異偵測後的訊號傳送至第二低通濾波器LPF 301。
繼而,進行低通濾波處理;第二低通濾波器LPF 301將相位差異的訊號作低頻濾波處理、並傳送至第二壓控振盪器VCO 302,而第二壓控振盪器VCO 302會將之,例如,1024*48k hz時脈訊號,傳送至第二除頻器(1/2)303與第二相位偵測器PD 300;其中,第二低通濾波器LPF 301的設計方向跟第一低通濾波器LPF 201不一樣,是為了降低第一級鎖相迴路PLL 101輸出之經升頻後之同步時脈的時脈訊號1011的時脈抖動,需要將第二低通濾波器LPF 301設計在過阻尼狀態,而穩定時間設計為數ms。
接著,進行除頻處理;第二壓控振盪器VCO 302的輸出,例如,1024*48k hz時脈訊號,將傳送至第二除頻器(1/2)303,而第二除頻器303將進行除2處理,第二除頻器303作責任週期調整以便將時脈訊號1021,例如,512*48k hz時脈訊號,輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106以供其使用。
圖9為一流程圖,用以顯示說明利用如圖7中之本發明之時脈訊號處理系統的另一實施例以進行時脈訊號處理方法的另一流程步驟。
如圖9中所示之,首先,於步驟51,進行升頻動作;經由USB介面100,利用第一級鎖相迴路PLL 101將所輸入的通用序列匯流排USB訊框開始欄位SOF頻率予以提升,提供時脈同步的時脈訊號1011,並輸出至第二級鎖相迴路PLL 102,並進到步驟52。
在此,其中,該第一級鎖相迴路PLL 101收到訊框開始欄位SOF後,例如,1khz或8khz,會輸出,例如,1024*48khz時脈給第二級鎖相迴路PLL 102,該第一級鎖相迴路PLL 101擔任的是升頻/時脈同步的角色。
於步驟52,進行時脈抖動處理動作;利用第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL之輸出之時脈訊號1011的時脈抖動並將其時脈抖動予以降低到20ps以下。
在此,其中,該第二級鎖相迴路PLL 102將改善所接收到之來自於該第一級鎖相迴路PLL 101之升頻後之同步時脈的時脈訊號1011,例如,1024*48khz時脈訊號;該第二級鎖相迴路PLL 102將降低該時脈訊號1011的時脈抖動,然後將經時脈抖動處理後的時脈訊號1021,例如,512*48khz時脈訊號,輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106;以及,第二級鎖相迴路PLL 102降低第一級鎖相迴路PLL 101輸出的時脈抖動並將其時脈抖動予以降低到20ps以下。
圖10為一流程圖,用以顯示說明利用如圖9中之時脈訊號處理方法的進行時脈抖動處理動作步驟的更詳細程序。
首先,於步驟521,進行相位差異偵測;第二相位偵測器PD 300將比較來自於第一級鎖相迴路PLL 101之經升頻後之同步時脈的時脈訊號1011(例如,1024*48k hz)、以及第二壓控振盪器VCO 302的輸出進行相位差異偵測、並將進行相位差異偵測後的訊號傳送至第二低通濾波器LPF 301,並進到步驟522。
於步驟522,進行低通濾波處理;第二低通濾波器LPF 301將相位差異的訊號作低頻濾波處理、並傳送至第二壓控振盪器VCO 302,而第二壓控振盪器VCO 302會將之,例如,1024*48k hz時脈訊號,傳送至第二除頻器(1/2)303與第二相位偵測器PD 300,並進到步驟523;其中,第二低通濾波器LPF 301的設計方向跟第一低通濾波器LPF 201不一樣,是為了降低第一級鎖相迴路PLL 101輸出之經升頻後之同步時脈的時脈訊號1011的時脈抖動,需要將第二低通濾波器LPF 301設計在過阻尼狀態,而穩定時間設計為數ms。
於步驟523,進行除頻處理;第二壓控振盪器VCO 302的輸出,例如,1024*48k hz時脈訊號,將傳送至第二除頻器(1/2)303,而第二除頻器303將進行除2處理,第二除頻器303作責任週期調整以便將時脈訊號1021,例如,512*48k hz時脈訊號,輸出至數位類比轉換器DAC 105與類比數位轉換器ADC 106以供其使用。
綜合以上之該些實施例,我們可以得到本發明之一種時脈訊號處理系統及其方法,係應用於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中,利用本發明之時脈訊號處理系統以進行時脈訊號處理方法時,首先,利用第一級鎖相迴路PLL(Phase-Locked Loops)將所輸入的通用序列匯流排USB訊框開始欄位SOF(SOF, Start Of Frame)頻率予以提升,提供時脈同步,並輸出至第二級鎖相迴路;接著,利用第二級鎖相迴路PLL降低第一級鎖相迴路之輸出的時脈抖動(Timing Jitter)並將其時脈抖動予以降低到20ps以下。本發明之時脈訊號處理系統及方法包含以下優點:
於通用序列匯流排USB音訊同步模式(synchronous mode)聲音時脈重建的環境中,利用第一級鎖相迴路PLL(Phase-Locked Loops)將所輸入的通用序列匯流排USB訊框開始欄位SOF(SOF, Start Of Frame)頻率予以提升,提供時脈同步,並輸出至第二級鎖相迴路;接著,利用第二級鎖相迴路PLL降低第一級鎖相迴路之輸出的時脈抖動(Timing Jitter)並將其時脈抖動予以降低到20ps以下。
利用雙鎖相迴路PLL的方式來鎖定與系統單晶片SOC同步時脈。
第一級鎖相迴路PLL是將USB SOF提升,主要是提供時脈同步,而第二級鎖相迴路PLL將降低第一級鎖相迴路PLL的輸出時脈抖動,將其抖動降低到20ps以下。
當數位類比轉換器DAC/類比數位轉換器ADC時脈與通用序列匯流排USB訊框開始欄位SOF同步時,能使用一個小容量的緩衝區(<100)儲存一個訊框開始欄位SOF的資料量,而無須很深的緩衝區(>1000)即能正常且沒有不連續的播放音,且,由於使用小緩衝區,因而,聲音延遲性也大幅改善到1ms以內。
可改善時脈抖動、大幅縮減先進先出FIFO緩衝區大小、提升音訊的訊號雜訊比SNR、並降低音訊的延遲。
以上所述僅為本發明之較佳實施例而已,並非用以限定本發明之範圍;凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾,均應包含在下述之專利範圍內。
1‧‧‧時脈訊號處理系統
31、32‧‧‧步驟
41、42‧‧‧步驟
51、52‧‧‧步驟
100‧‧‧USB介面
101‧‧‧第一級鎖相迴路PLL
102‧‧‧第二級鎖相迴路PLL
103‧‧‧第一先進先出FIFO緩衝區
104‧‧‧第二先進先出FIFO緩衝區
105‧‧‧數位類比轉換器DAC
106‧‧‧類比數位轉換器ADC
200‧‧‧第一相位偵測器PD
201‧‧‧第一低通濾波器LPF
202‧‧‧第一壓控振盪器VCO
203‧‧‧第一除頻器
300‧‧‧第二相位偵測器PD
301‧‧‧第二低通濾波器LPF
302‧‧‧第二壓控振盪器VCO
303‧‧‧第二除頻器
411、412‧‧‧步驟
521、522、523‧‧‧步驟
1011‧‧‧時脈訊號
1021‧‧‧時脈訊號
PCM IN‧‧‧脈波數量調變PCM IN訊號
PCM OUT‧‧‧脈波數量調變PCM OUT訊號
圖1為一系統示意圖,用以顯示說明本發明之時訊號處理系統之系統架構、以及配合USB介面、數位類比轉換器DAC與類比數位轉換器ADC的運作情形; 圖2為一流程圖,用以顯示說明利用如圖1中之本發明之時脈訊號處理系統以進行時脈訊號處理方法的流程步驟; 圖3為一示意圖,用以顯示說明本發明之時脈訊號處理系統的一實施例的架構、以及配合USB介面、數位類比轉換器DAC與類比數位轉換器ADC的運作情形; 圖4為一示意圖,用以顯示說明於圖3之實施例中的第一級鎖相迴路PLL的結構; 圖5為一流程圖,用以顯示說明利用如圖3中之本發明之時脈訊號處理系統的實施例以進行時脈訊號處理方法的一流程步驟; 圖6為一流程圖,用以顯示說明利用如圖5中之時脈訊號處理方法的進行升頻動作步驟的更詳細程序; 圖7為一示意圖,用以顯示說明本發明之時脈訊號處理系統的另一實施例的架構、以及配合USB介面、數位類比轉換器DAC與類比數位轉換器ADC的運作情形; 圖8為一示意圖,用以顯示說明於圖7之實施例中的第一級鎖相迴路PLL的結構; 圖9為一流程圖,用以顯示說明利用如圖7中之本發明之時脈訊號處理系統的另一實施例以進行時脈訊號處理方法的另一流程步驟;以及 圖10為一流程圖,用以顯示說明利用如圖9中之時脈訊號處理方法的進行時脈抖動處理動作步驟的更詳細程序。
Claims (10)
- 一種時脈訊號處理方法,係應用於通用序列匯流排USB音訊從模式聲音時脈重建的環境中,包含以下程序:進行升頻動作;將所輸入的通用序列匯流排USB訊框開始欄位SOF之一時脈訊號予以升頻、並將升頻後的另一時脈訊號予以輸出,其中,直接對該訊框開始欄位SOF作同步倍頻以將該時脈訊號予以升頻為該另一時脈訊號;以及進行時脈抖動處理動作;接收所輸出之升頻後的該另一時脈訊號,並降低該另一時脈訊號的時脈抖動。
- 如申請專利範圍第1項所述之時脈訊號處理方法,其中,於進行該升頻動作,利用第一級鎖相迴路PLL將所輸入的通用序列匯流排USB訊框開始欄位SOF之該時脈訊號予以升頻,提供時脈同步的該另一時脈訊號並予以輸出至第二級鎖相迴路PLL。
- 如申請專利範圍第1項所述之時脈訊號處理方法,其中,於進行該時脈抖動處理動作,利用該第二級鎖相迴路PLL降低該另一時脈訊號的該時脈抖動。
- 如申請專利範圍第2項所述之時脈訊號處理方法,其中,於進行該升頻動作係包含以下步驟:進行相位差異偵測,該第一級鎖相迴路PLL對該另一訊號進行相位差異偵測;以及進行低頻濾波處理;該第一級鎖相迴路PLL將相位差異的該另一訊號作低頻濾波處理、並將經低頻濾波處理後的該另一訊號傳送至該第二級鎖相迴路PLL。
- 如申請專利範圍第3項所述之時脈訊號處理方法,其中,於進行該時脈抖動處理動作係包含以下步驟:進行相位差異偵測;該第二級鎖相迴路PLL對來自於該第一級鎖相迴路PLL之經升頻後的該另一時脈訊號進行相位差異偵測;進行低通濾波處理;該第二級鎖相迴路PLL將相位差異的該另一訊號作低頻濾波處理以降低該另一時脈訊號的該時脈抖動;以及 進行除頻處理;該第二級鎖相迴路PLL對該另一時脈訊號進行除頻處理。
- 一種時脈訊號處理系統,係應用於通用序列匯流排USB音訊從模式聲音時脈重建的環境中,至少包含:USB介面;第一級鎖相迴路PLL,經由該USB介面,利用該第一級鎖相迴路PLL將所輸入的通用序列匯流排USB訊框開始欄位SOF之一時脈訊號予以升頻,該第一級鎖相迴路並將升頻後的另一時脈訊號予以輸出,其中,利用該第一級鎖相迴路PLL直接對該訊框開始欄位SOF作同步倍頻以將該時脈訊號予以升頻為該另一時脈訊號;以及第二級鎖相迴路PLL,該第一級鎖相迴路將升頻後的該另一時脈訊號予以輸出至該第二級鎖相迴路PLL,利用該第二級鎖相迴路PLL降低所接收之該另一時脈訊號的時脈抖動。
- 一種時脈訊號處理系統,係應用於通用序列匯流排USB音訊從模式聲音時脈重建的環境中,包含:USB介面,該USB介面接收/傳送聲音資料;第一級鎖相迴路PLL,該第一級鎖相迴路PLL輸入端係與該USB介面連接,該USB介面會送出訊框開始欄位SOF至該第一級鎖相迴路PLL輸入端;利用該第一級鎖相迴路PLL將所輸入的通用序列匯流排USB訊框開始欄位SOF之一時脈訊號予以升頻,該第一級鎖相迴路並將升頻後的另一時脈訊號予以輸出,其中,利用該第一級鎖相迴路PLL直接對該訊框開始欄位SOF作同步倍頻以將該時脈訊號予以升頻為該另一時脈訊號;第二級鎖相迴路PLL,該第一級鎖相迴路將升頻後的該另一時脈訊號予以輸出至該第二級鎖相迴路PLL,利用該第二級鎖相迴路PLL降低所接收之該另一時脈訊號的時脈抖動,該第二級鎖相迴路PLL將經時脈抖動處理後的該另一時脈訊號輸出至數位類比轉換器DAC與類比數位轉換器ADC;第一先進先出FIFO緩衝區,該USB介面100將脈波數量調變PCM IN訊號傳送至該第一先進先出FIFO緩衝區,該第一先進先出FIFO緩衝區是給該數位類比轉換器DAC暫存資料的先進先出緩衝區;以及 第二先進先出FIFO緩衝區,該USB介面接受來自於該第二先進先出FIFO緩衝區的脈波數量調變PCM OUT訊號,該第二先進先出FIFO緩衝區是暫存該類比數位轉換器ADC輸出的先進先出緩衝區。
- 如申請專利範圍第6項所述之時脈訊號處理系統,其中,該第一級鎖相迴路PLL對該另一訊號進行相位差異偵測;以及,該第一級鎖相迴路PLL將相位差異的該另一訊號作低頻濾波處理、並將經低頻濾波處理後的該另一訊號傳送至該第二級鎖相迴路PLL。
- 如申請專利範圍第7項所述之時脈訊號處理系統,其中,該第一級鎖相迴路PLL對該另一訊號進行相位差異偵測;以及,該第一級鎖相迴路PLL將相位差異的該另一訊號作低頻濾波處理、並將經低頻濾波處理後的該另一訊號傳送至該第二級鎖相迴路PLL。
- 如申請專利範圍第6項或第7項所述之時脈訊號處理系統,其中,該第二級鎖相迴路PLL對來自於該第一級鎖相迴路PLL之經升頻後的該另一時脈訊號進行相位差異偵測;該第二級鎖相迴路PLL將相位差異的該另一訊號作低頻濾波處理以降低該另一時脈訊號的該時脈抖動;以及,進行除頻處理,該第二級鎖相迴路PLL對該另一時脈訊號進行除頻處理。
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