TWI628545B - 計算裝置、通用序列匯流排埠以及操作通用序列匯流排的方法 - Google Patents

計算裝置、通用序列匯流排埠以及操作通用序列匯流排的方法 Download PDF

Info

Publication number
TWI628545B
TWI628545B TW104129000A TW104129000A TWI628545B TW I628545 B TWI628545 B TW I628545B TW 104129000 A TW104129000 A TW 104129000A TW 104129000 A TW104129000 A TW 104129000A TW I628545 B TWI628545 B TW I628545B
Authority
TW
Taiwan
Prior art keywords
speed
receiver
full
low speed
pair
Prior art date
Application number
TW104129000A
Other languages
English (en)
Other versions
TW201614512A (en
Inventor
陳惠珉
陳國鴻
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201614512A publication Critical patent/TW201614512A/zh
Application granted granted Critical
Publication of TWI628545B publication Critical patent/TWI628545B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3253—Power saving in bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0042—Universal serial bus [USB]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Information Transfer Systems (AREA)

Abstract

在此說明用來操作低功率通用序列匯流排的系統與方法。通用序列匯流排埠包括與標準USB2協定相容的鏈結層與協定層。該鏈結層與協定層控制一實體層，以用來傳送且接收在一對訊號線上的資料。該實體層包括全數位低速/全速(LS/FS)收發器，以使用在該對訊號線上的單端數位通訊來傳送與接收在該對訊號線上的資料。

Description

計算裝置、通用序列匯流排埠以及操作通用序列匯流排的方法
在此所揭露的方法與系統係關於一種輸入/輸出(I/O)信令協定。更具體地，揭露通用序列匯流排2.0(USB2)的低電壓、低功率解法。
USB係為一種被設計以將用來通訊與供應電力的電腦裝置之間介面標準化的工業協定。在幾乎每一計算裝置中，USB2協定已為人廣泛地採用，而且就具有完善智慧財產(IP)投資組合與標準軟體基礎結構的技術研發而言，其係已經接收到巨大的支持。
標準USB2產品規格使用3.3伏特類比信令，以用於該兩USB2埠之間的通訊。因為有些先進的半導體製程邁向極小的幾何結構，以導致CMOS電晶體的閘極氧化物不再能夠容忍更高的電壓，譬如3.3伏特，所以3.3伏特的訊號強度傾向於引進整合挑戰。此外，該標準USB2規格 導致在閒置與主動狀態兩者上相當高程度的功率損耗。結果，USB2不適用於把嚴厲規格加諸在I/O功率損耗上的裝置，譬如移動式平台。
100‧‧‧嵌入通用序列匯流排2.0(eUSB2)架構
102‧‧‧標準通用序列匯流排2.0(USB2)片段
104‧‧‧嵌入通用序列匯流排2.0(eUSB2)片段
106‧‧‧協定層
108‧‧‧鏈結層
110‧‧‧實體層
112‧‧‧介面
114‧‧‧一對嵌入通用序列匯流排2.0(eUSB2)資料線
116‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
118‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
120‧‧‧序列介面引擎
122‧‧‧序列輸入並列輸出方塊
124‧‧‧並列輸入序列輸出方塊
126‧‧‧資料回復電路
128‧‧‧相位鎖定迴路
130‧‧‧傳送器
132‧‧‧接收器
200‧‧‧嵌入通用序列匯流排2.0(eUSB2)實體層
202‧‧‧低速/全速收發器
204‧‧‧高速收發器
206‧‧‧下拉電阻器
208‧‧‧一對嵌入通用序列匯流排2.0(eUSB2)訊號線
210‧‧‧嵌入通用序列匯流排2.0(eUSB2)訊號線
212‧‧‧嵌入通用序列匯流排2.0(eUSB2)訊號線
214‧‧‧單端數位傳送器
216‧‧‧單端數位接收器
218‧‧‧致能訊號
224‧‧‧致能訊號
230‧‧‧高速傳送器
232‧‧‧高速接收器
234‧‧‧靜噪檢測器
236‧‧‧高速接收器終端
238‧‧‧致能訊號
240‧‧‧互補驅動器輸入端
242‧‧‧互補驅動器輸入端
244‧‧‧致能訊號
246‧‧‧接收器輸出端
248‧‧‧靜噪檢測器
300‧‧‧嵌入通用序列匯流排2.0(eUSB2)實體層
302‧‧‧SE收發器
304‧‧‧下拉電阻器
306‧‧‧一對嵌入通用序列匯流排2.0(eUSB2)資料線
308‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
310‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
400‧‧‧同步圖案
402‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
404‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
500‧‧‧封包結束圖案
602‧‧‧低速/全速封包啟始(SOP)圖案
604‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
606‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
608‧‧‧控制訊息圖案
610‧‧‧單端1脈衝
612‧‧‧主動視窗
614‧‧‧脈衝
700‧‧‧低速保活訊號
702‧‧‧單端1脈衝
704‧‧‧主動視窗
705‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
706‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
708‧‧‧封包結束訊號
800‧‧‧數位命令機械
802‧‧‧裝置命令
804‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
808‧‧‧嵌入通用序列匯流排2.0(eUSB2)資料線
806‧‧‧封包結束訊號
812‧‧‧閒置模式
900‧‧‧類比命令機械
902‧‧‧裝置命令
904‧‧‧資料封包
906‧‧‧封包結束訊號
圖1係為根據實施例之通用序列匯流排架構的方塊圖；圖2係為具有高速(HS)、低速(LS)與全速(FS)性能之通用序列匯流排實體層的方塊圖；圖3係為具有低速或全速性能之eUSB2實體層的方塊圖；圖4係為在低速或全速模式中所使用之同步圖案的時序圖；圖5係為在低速或全速模式中之封包結束(EOP)圖案的時序圖；圖6A與6B係為顯示eUSB2訊號時序實例的時序圖；圖7係為低速保活訊號的時序圖；圖8係為用於在L0期間內之全速或低速操作之裝置斷接檢測技術的時序圖；圖9係為用於在L0狀態內之高速模式之裝置斷接檢測技術的時序圖；圖10係為顯示裝置連接檢測技術實例的時序圖；以及 圖11係為顯示裝置連接檢測方案實例的時序圖，其中該裝置宣告高速性能。
【發明內容及實施方式】
在此所說明的實施例係關於改善的信令技術，相較於標準USB2，其提供較低的訊號電壓與降低的功率損耗。該改善的信令技術可被使用於新的USB協定中，其係在此被稱為嵌入USB2(eUSB2)。在此所說明的信令技術可被使用來支持在該協定層級的標準USB2操作。更者，相較於標準的USB2實體層架構，在此所說明的信令技術可使用簡化的實體層架構。在此所揭露的簡化實體層架構可支持低速(LS)操作、全速(FS)操作或高速(HS)操作。在高速操作期間內，該鏈結使用低擺幅差動信令來操作，例如，0.2伏特差動信號，其係對照在標準USB2中所使用的0.4伏特差動信令。在低速或全速操作期間內，該簡化的PHY架構致能全數位通訊方案的使用。例如，對照在標準USB2中所使用的3.3伏特CMOS信令，該簡化的PHY架構可使用1伏特的CMOS電路。在全數位通訊方案中，基本上在標準USB2中所使用的類比元件，譬如電流源與操作放大器可被除去。
實施例可支持本機模式與中繼器模式。本機模式，如在此所提到的，說明操作，其中該主機與裝置埠兩者實施eUSB2 PHY並且依據eUSB2信令來通訊。在不需要與標準USB2的反向相容性之情形中，該本機模式可被使用。 例如，該本機模式可被使用於晶片到晶片通訊，其中兩晶片係被焊接到母板。中繼器模式允許eUSB2藉由使用半雙工中繼器裝置來支持標準的USB2操作。該中繼器操作模式係相關於2012年6月30日申請之標題為〝沒有時脈半雙工中繼器〞、序號____之與本案相關之申請中專利申請案來進一步說明，為了全部目的，全文以引用的方式併入於此。
在此所說明的實施例支持新的裝置存在檢測方案，其係可被使用於低電壓信令協定並且在閒置模式的同時導致非常低功率的損耗。標準USB2規格使用裝置被動上拉與主機被動下拉，以檢測裝置連接並且決定操作模式。因此，當該鏈結閒置時，USB2鏈結維持固定的直流(DC)路徑，其係由裝置被動上拉與主機被動下拉所形成。配線電壓係由主機所讀取，以決定該裝置的連接狀態。由於上拉與下拉電阻器，當該鏈結在閒置模式時，標準USB2大約消耗600微瓦的功率。在此所說明的新數位斷接檢測技術使用一裝置命令來指示在閒置(LPM-L1或者懸置)而非裝置上拉期間內的裝置存在。藉由除去用於檢測裝置存在的裝置上拉，同時在閒置狀態的該鏈結功率損耗可被除去。例如，結果所產生之該鏈結的功率損耗可被降低到起因於漏電流的該功率損耗。
更者，根據實施例的eUSB2利用1伏特而非3.3伏特信令以用於全速與低速操作。相較於3.3伏特電晶體，1伏特的電晶體通常具有更高的接腳漏電流，其係具有更厚 的閘極氧化物。為了降低經過上拉與下拉電晶體的電流，下拉電阻器與上拉電阻器的電阻可被增加。不過，增加下拉電阻器與上拉電阻器的電阻會造成主動緩衝器無法超越控制該被強化的上拉。根據實施例的新裝置檢測方案使用一主動緩衝器驅動器在下游裝置上，以主動地驅動該eD+或eD-訊號線，以指示裝置存在，以替代該上拉電阻器。因此，超越控制該強化上拉之主動緩衝器的使用可被除去。在一些實施例中，該上拉電阻器可被除去。
目前的USB2規格也利用旁頻帶配線來檢測隨身型(OTG)裝置，其係會被路由到晶片通用型輸入緩衝器(GIO)。根據實施例，OTG裝置的檢測可經由頻內OTG檢測機械的使用被完成。因此，使用以檢測OTG性能的旁頻帶配線可被除去，因而減少GIO接腳數。
圖1係為根據實施例之通用序列匯流排架構的方塊圖。eUSB2架構可被使用於任何適當的電子裝置，其中包括桌上型電腦、膝上型電腦、平板電腦與行動電話。根據實施例，eUSB2架構100包含標準USB2片段102與eUSB2片段104。該標準USB2片段102包括協定層106與鏈結層108。該協定層106係被使用於管理在一裝置與一主機之間的資訊傳送。例如，該協定層106係被使用來決定如何組織資訊封包。該鏈結層108係被使用於產生且維持該裝置與該主機之間通訊(或鏈結)的通道。該鏈結層108也控制該鏈結之資訊與功率管理狀態的流動。在實施例中，協定層106與鏈結層兩者可根據標準USB2通訊 協定來操作。
eUSB2片段104包含eUSB2架構100唯一的實體層(PHY)110。該實體層110經由任何適當的介面112而與鏈結層108介面接合，其中包括譬如USB2.0收發器巨晶元介面(UTMI)以及具有延伸的UTMI(UTMI+)。
該實體層110包括一對eUSB2資料線114，在此稱為eD+116與eD-118。該資料線可被使用來傳送訊號於上游埠與下游埠之間。依據特定的操作模式，如在以下的進一步解釋，實體層110係被組態以使用差動信令、單端數位通訊或其一些組合，將資料傳送於資料線114上。例如，當以高速來操作的同時，差動信令可被使用來傳送資料，同時單端數位通訊可被使用來傳送控制訊號。當以低速或全速來操作的同時，單端數位通訊可被使用來傳送資料且控制訊號。eD+與eD-的功能與行為可依據該裝置的資料率來改變。
該實體層110也可包括序列介面引擎(SIE)120，以用來轉譯USB資訊封包，以由協定層106使用。該序列介面引擎120包括序列輸入並列輸出(SIPO)方塊122，以用來將經由訊號線114所接收的進入序列資料轉換成並列資料，以傳送到鏈結層108。該序列介面引擎120也包括並列輸入序列輸出(PISO)方塊124，以用來將從鏈結層108接收的離去並列資料轉換成序列資料，以傳送到訊號線114上。該實體層110也包括資料回復電路(DRC)126與相位鎖定迴路(PLL)128，以用來回復經由訊號線 114所接收的資料。該實體層110也包括一些傳送器130與接收器132，以用來控制該訊號線114。為求簡化，單一個傳送器130與接收器132對係顯示於圖1。不過，將理解的是，該實體層110包括使用以實施在此所說明之種種實施例之任何適當數目的傳送器130與接收器132。該實體層100係相關於圖2與3與伴隨的說明來更完整說明。
圖2係為具有高速(HS)、低速(LS)與全速(FS)性能之通用序列匯流排實體層的方塊圖。在實施例中，HS、FS與LS資料率對應由USB2協定所具體指定的資料率。例如，在LS操作期間內，PHY可提供大約1.5百萬位元/秒的資料率，在FS操作期間內，PHY可提供大約資料率12百萬位元/秒的資料率，且在HS操作期間內，PHY可提供大約480百萬位元/秒的資料率。eUSB2 PHY200包括低速/全速(LS/FS)收發器202與高速(HS)收發器204兩者。在實施例中，PHY200也包括一對使用於裝置連接檢測的下拉電阻器206。LS/FS收發器202與HS收發器204可通訊式地聯結到eUSB2訊號線208，其包括eD+210與eD-212。依據被連接到PHY200之上游裝置的資料率性能，HS收發器204與LS/FS收發器202係被組態以選擇性地控制該訊號線208。用來決定該上游裝置之資料率性能的技術可被進一步說明如下。
LS/FS收發器202包括一對單端數位傳送器214與一對單端數位接收器216。這些元件各自當作用於單端信令 的輸入端與輸出端。在單端信令中，訊號線eD+210與eD-212的每一個可傳送分開的訊號資訊。這是相較於標準USB2的實施過程，其中LS/FS操作使用差動信令。在差動信令中，資訊可經由在該對訊號線eD+210與eD-212上所傳送的兩互補訊號來傳送。將在訊號線208上所傳送的實體訊號轉譯成二元訊號資料可使用任何適當的技術來完成，譬如不歸零反轉(NRZI)。
LS/FS收發器202係為全數位，其係意味著，基本上存在用於USB2 LS/FS電路的類比元件，譬如操作型放大器與電流源，會被除去。相較於用於USB2的標準3.3伏特信令，該單端數位傳送器214與單端數位接收器216係為以信令電壓1.0伏特來操作的數位CMOS(互補金屬-氧化物-半導體)元件。低速/全速閒置狀態(SE0)係由在下游埠所實施的下拉電阻器206所維持。為了確保到閒置狀態的快速轉譯，該埠在使它的傳送器失能以前，將驅動該匯流排到SE0。
HS收發器204係為被組態用於低擺幅差動信令的類比收發器。例如，HS收發器以0.2伏特的信令電壓來操作，相較於使用於USB2中的0.4伏特，因此在資料傳送期間內可得到降低的功率損耗。HS收發器204包括用於資料傳送的高速傳送器230、用於資料接受的高速接收器232、與用於檢測鏈結狀態的靜噪檢測器234，亦即HS主動與HS閒置。此外，在一些實施例中，HS收發器204也包括HS接收器終端236，以將在該接收器上的訊號反射 最小化，以造成改善的訊號完整性。在HS操作模式期間內，其中該HS收發器204可被致能、PHY200可使用差動信令來通訊資料，並且也可使用單端通訊來傳送控制訊號。
HS收發器204與LS/FS收發器202兩者均受到鏈結層108所控制，其係經由介面112而與PHY200介面接合。來自介面112的種種資料與控制線可被聯結到收發器202與204。例如，如圖2所示，致能訊號218、224、244與238可被各別使用來選擇性致能LS/FS傳送器214、LS/FS接收器216、HS接收器232、或者HS傳送器230。互補驅動器輸入端240與242係被聯結到HS傳送器230，以用來驅動HS傳送器，以輸出資料與/或控制訊號到訊號線208。接收器輸出端246係被聯結到HS接收器232以用來接收經由訊號線208被傳送到PHY200的資料。當檢測出HS資料封包開始時，靜噪檢測器248使SE接收器216失能、使HS接收器232致能，並且隨意地使接收器終端236失能、致能。正與負接收器輸出端226與228係被聯結到LS/FS接收器216，以用來接收經由訊號線208而被傳送到PHY200的資料。正與負驅動器輸入端220與222係被聯結到LS/FS傳送器214，以用來驅動LS/FS傳送器，以輸出資料與/或控制訊號到訊號線208。
在實施例中，該裝置埠(未顯示)將擁有具有實質相似實體層200之實體層的eUSB介面。在此實施例中，該主機與裝置兩者使用eUSB協定。在實施例中，該裝置埠 係為具有標準USB2實體層的標準USB2埠。在此實施例中，中繼器可被使用來將從該主機發送的eUSB訊號轉譯成標準USB2訊號。例如，該中繼器可被組態以轉譯訊號，譬如裝置連接、裝置斷接、資料率協商與類似物。該中繼器也可被使用來修復該eUSB訊號的電壓成在標準USB2中所使用的電壓。中繼器的操作係相關於序號_____之與本案相關之申請中專利申請案來進一步說明。
圖3係為具有低速或全速性能之通用序列匯流排實體層的方塊圖。如圖3所示，eUSB2實體層300包括全數位單端收發器302而未同時包括高速類比收發器。它在功能上類似圖2所示的eUSB PHY200，但卻不具有在高速(HS)操作的性能。LS/FS PHY300包括一SE收發器302、一組下拉電阻器304與一對eUSB2資料線306。
圖4係為使用於低速或全速模式中之同步(SYNC)圖案的時序圖。同步圖案400使用以PHY200(圖2)與PHY300(圖3)來標記從一個埠發送到另一個之封包的開始。如圖4所示，同步圖案可使用單端通訊，其係適合數位CMOS操作。根據實施例，eUSB2驅動在eD-404上的同步圖案，同時經由下拉電阻器206，維持在eD+402上的邏輯‘0’。如圖4所示，當資料線eD+402被下拉到邏輯‘0’，而且在那時間內，資料線eD-404傳送圖案KJKJKJKK時，同步(SYNC)被指示。
在高速，同步圖案(未顯示)類似標準USB2者，該電壓擺幅則被重新定義。在高速，當高速使用差動信令 時，資料線eD+402或eD-404係被維持在邏輯‘0’。反之，兩資料線可切換同步圖案，例如，系列KJKJKJKK。
圖5係為在低速或全速模式中封包結束(EOP)圖案的時序圖。EOP圖案500係被使用來表示從一個埠發送到另一個之資料封包的結束。根據實施例，EOP圖案500係由在eD+之兩個UI(單位時間間隔)的邏輯‘1’以及一個UI的SE0所指示，同時eD-則維持邏輯‘0’經過下拉電阻器304。單端0(SE0)說明eD-與eD+兩者在邏輯‘0’的訊號狀態。發送在eD+上的EOP，伴隨在eD-傳送的同步與封包資料，其係致使標準USB2封包的三態(J,K,SE0)代表有可能。根據在此所說明實施例的EOP圖案會與標準USB2圖案相對比，其中EOP圖案係由兩個UI的SE0、接著1個UI的J所指示。
高速eUSB2 EOP圖案(未顯示)類似標準USB2者，除了電壓擺幅被重新定義以外。高速EOP係由8個UI的連續J或K所指示。SOF EOP係由40個UI的連續J或K所指示。
圖6A與6B係為顯示eUSB2訊號時序實例的時序圖。在實施例中，單端信令係被使用於在L0模式中的LS/FS封包傳送。用語L0說明在該主機與該裝置之間的連接係為主動以致使該主機與該裝置通訊的一種操作模式。單端信令也可被使用於在不同鏈結狀態(不包括L0)之兩個埠之間的互動，以及用於發出在任何鏈結狀態上之控制訊息的主機。
當LS/FS封包被傳送時，同步圖案400與封包資料係在eD-604上被傳送，同時eD+被維持在邏輯‘0’，且EOP圖案500的SE0係在eD+被傳送，同時eD-被維持在邏輯‘0’。當主機啟動一控制訊息時，該控制訊息係以SE1開始。單端1(SE1)說明eD+與eD-兩者在邏輯‘1’的訊號。在資料封包傳送對控制訊息傳送之間開始之訊號時序與格式的差，允許在L0的裝置在進入到處理該封包以前分辨所接收封包是資料封包或是控制訊息。在實施例中，該下游埠依據它的封包交易的先前狀態或鏈結狀態來詮釋來自上游埠的信令。
圖6A係為從上游埠(主機)被發送到下游埠(裝置)之LS/FS封包啟始(SOP)圖案602的時序圖。如圖6A所示，SOP圖案602係由使用eD-604來傳送同步圖案與封包資料所指示，同時eD+606則維持在邏輯‘0’。當全部封包已經被傳送時，eD+606則被使用來傳送EOP，同時eD-604維持在邏輯‘0’。
圖6B係為從上游埠(主機)被發送到下游埠(裝置)之控制訊息圖案608的時序圖。如圖6B所示，當一下游埠驅動SE1脈衝610達一明確時間時期以當作SOC訊息之訊符的時候，指示控制訊息圖案608開始(SOC)。接著SE1脈衝610以後，控制訊息可使用一系列脈衝被編碼於主動視窗612內。在此主動視窗612內，eD+606可在邏輯‘1’上被驅動，同時一些脈衝614可在eD-604上被啟動。脈衝614的數目可決定控制訊息的特 性。控制訊息信令係被進一步說明於序號____之與本案相關之申請中專利申請案，其係於2012年6月30日提出申請，標題為〝明確的控制訊息信令〞，為了全部目的，其係全文以引用的方式併入於此。
在實施例中，在電力開啟、重設、懸置與L1期間內，單端信令也被使用於主機與裝置互動。懸置，如在此所使用地，說明一種從主機發送到裝置的控制訊息，以使鏈結活動暫時失能，以便限制功率損耗。當在懸置的同時，該裝置仍接受來自主機的恢復控制訊息或重設控制訊息。L1，如在此所使用地，說明可相似於一些eUSB2與USB2實施例中之懸置而施行的模式。如在此所使用的恢復，說明一種來自該主機的控制訊息，該主機發出訊號給該裝置，以重新輸入來自懸置或L1的L0模式。重設，如在此所使用地，說明一種從主機發送的控制訊息，以將該裝置設定在預設未組態狀態。
圖7係為一種低速保活訊號的時序圖。LS保活700係為一種在L0期間內被週期性發送的控制訊息，以避免低速週邊裝置進入懸置。如圖7所見，保活訊號700包括SE1脈衝702、在eD+705上的主動視窗704(在eD-706上沒有任何脈衝)以及EOP訊號708。
裝置斷接機械
如以上所解釋，標準USB2使用裝置上拉與主機下拉機械，以檢測當在LS/FS操作時或者在L1或懸置中的裝 置連接或裝置斷接。來自藉由上拉電阻器與下拉電阻器206所形成分壓器網路的配線電壓係由主機所讀取，以決定裝置連接狀態。這會造成固定的直流功率在LS/FS或者在L1或者在懸置中被浪費。
在閒置狀態期間內，本發明藉由具有在單端0(SE0)的鏈結來除去該閒置功率，在該情形中，資料線eD+與eD-兩者藉由下游埠來維持接地。於是，些微或無任何閒置功率會在閒置狀態期間內被消耗。在標準USB2閒置狀態期間內，稱為〝閒置J〞，上拉與下拉兩者可被致能，結果造成功率浪費。在實施例中，從該裝置的上拉可被除去。一旦從懸置恢復，該主機請求該裝置傳送一裝置命令，以再度確認連接性。假如該主機沒有接收來自該裝置的數位命令訊號，斷接事件將被檢測出。
圖8係為用於在L0期間內之全速或低速操作之裝置斷接檢測技術的時序圖。如圖8所示，數位命令機械800可被使用以在LS/FS操作之L0期間內完成裝置斷接檢測。該裝置命令802可被定義當作在FS或LS模式之在eD-的1-UI邏輯‘1’。如圖8所示，在檢測eD+上之EOP訊號806、接著一封包以後，當檢測出EOP訊號802開始的時候，該上游埠可在規定之時間限制內(例如，3UI)傳送在eD-804上的裝置命令802。依據在遠端位元時脈與當地位元時脈之間的相位與頻率偏移，該裝置命令802實際上可早在1UI並且晚到超過2UI來傳送。在發送該數位命令802往回到主機以後，該裝置可進入閒置模式 812。為了確認連接性，上游埠可在每一個訊框週期上週期性地傳送該裝置命令802。以週期性方式來傳送該裝置命令802允許該主機知道該裝置的存在，甚至當在該主機與裝置之間沒有任何資料流量時，其係因而避免該裝置被斷接。假如該下游埠在三個連續訊框週期沒接收任何封包，並且沒接收任何裝置命令，該下游埠可在L0期間內宣告裝置斷接。
在實施例中，下游(主機)埠在從L1或懸置的恢復期間內施行斷接。相應地，該上游(裝置)埠在恢復時發送該數位命令，以在L1或懸置期間內宣告連接狀態。就一裝置發送一數位命令以宣告連接同時在L1或懸置時，該裝置驅動eD+以發送該數位命令。就一裝置發送一數位命令以宣告連接同時在L1或懸置時，該裝置驅動eD-以發送該數位命令。
圖9係為用於在L0狀態期間內之高速模式之裝置斷接檢測技術的時序圖。標準USB2 HS使用類比方式來檢測裝置斷接。具體地，標準USB2在SOF(訊框開始)的EOP(封包結束)期間內使用包封檢測，以用於斷接檢測。包封檢測的使用需要一類比比較器與一準確的參考電壓。為了促進此型態的斷接檢測，SOF的EOP會被延伸到40UI，以致於假如該裝置被斷接，該包封檢測器仍具有足夠的時間來檢測該斷接事件。在實施例中，eUSB使用類比命令機械900，以高速完成在L0期間內的裝置斷接檢測。該裝置命令902可在L0閒置期間內藉由該裝置 被週期性地傳送，以宣布它的存在並且避免斷接。藉由使用一數位命令機械而不是包封檢測，種種類比元件可被移除，譬如包封檢測器，以造成簡化的實體層架構。高速裝置之在L1或懸置中斷接檢測的機械與全速相同。
如圖9所示，一資料封包904在t0完成傳送，且繼之為EOP訊號906。在t1，EOP訊號906已經完成。在t2，假如沒有任何其他活動發生，該裝置可發送該裝置命令902，以宣布它的存在到下游(主機)埠。該裝置命令902包含8個UI的連續J或K。在t3，該裝置命令902已經完成傳送。在L0時假如該上游埠的傳送器是在L0閒置的話，該上游埠以規定的時間間隔傳送至少一個裝置命令902(例如，每一微訊框週期是125微秒)。假如在三個連續微訊框週期，該下游埠沒有從該裝置接收任何封包或命令的話，該下游埠可宣告該裝置斷接。
在本機模式中，在L1或懸置期間內，該上游裝置不需要報告裝置斷接。這允許該裝置在此功率管理狀態與最大功率節省期間內完全切斷該傳送器電力。當恢復時，該上游埠可發送數位命令，且該下游埠可施行斷接檢測程序。
當以中繼器模式來操作時，裝置斷接可藉由中繼器檢測並且報告到該主機。當以中繼器模式操作時，裝置斷接係以懸置或L1被報告。當中繼器檢測一標準USB2裝置的斷接事件時，該中繼器將經由單端斷接信令(SEDISC)傳送該訊息到該主機eUSB2埠，其中兩該訊 號線，eD+與eD-，兩個均被驅動到邏輯‘1’達一特定量的時間。一旦該主機觀察到SEDISC，該鏈結狀態機械將從該懸置/L1鏈結狀態轉換到該連接鏈結狀態。在中繼器模式內使用的該斷接過程係相關於序號____與本案相關之申請中專利申請案來進一步說明。
要理解的是，在此所說明之裝置斷接檢測技術的實施過程不僅僅限於eUSB2實施過程。在實施例中，以上所說明的斷接檢測技術可被施加到在先進深次微米製程中所使用的任何輸入/輸出(I/O)標準或者支持複數個資料率與操作模式的任何IO標準。
裝置連接與操作檢測模式
裝置連接檢測致使該主機埠決定一裝置何時已經被聯結到該主機埠。一裝置連接的檢測也包含致使該主機與裝置宣告它們的資料率性能給彼此的一種製程，例如，是否該主機與/或裝置具有LS性能、FS性能、與/或HS性能。
如以上所解釋，使用3.3伏特信令的標準USB2利用裝置被動上拉與主機被動下拉來檢測裝置連接。該主機埠具有預設所致使的15千歐姆下拉。當沒有任何裝置被連接時，資料線D+與D-兩者可被拉低。當被連接時，依據該裝置的資料率，一裝置將具有1.5千歐姆上拉於任一配線上。該主機可藉由判斷那條配線被拉高而來決定該裝置的資料率。此外，標準USB2規格指示經由稱為ID接腳 之旁頻帶配線來檢測隨身型(OTG)裝置的能力，其係被連接到晶片GIO。就使用更低信令電壓的操作而言，該標準連接檢測方案無法實行，其係因為該下拉電阻器與上拉電阻器的電阻必須被明顯強化，以致於一主動緩衝器無法超越控制該上拉電阻器。
在實施例中，eUSB2連接事件係藉由使用該裝置埠的LS/FS傳送器214(圖2)所產生，以驅動訊號線，eD+210或eD-212，到邏輯‘1’。更者，在連接與連接檢測期間內，eD+210與eD-212形成對偶單形鏈結，以允許一主機與一裝置彼此互動而沒有造成競爭。例如，假如FS或HS裝置被連接，eD+將藉由在該裝置側上的FS傳送器而被驅動到邏輯‘1’，然而eD-卻維持下拉到邏輯‘0’，且在該裝置側上的FS接收器被致使能夠檢測藉由在主機側之FS傳送器所驅動之在eD-上的任何狀態變化。在實施例中，在該裝置埠上的該被動上拉電阻器可被除去。此外，該裝置檢測方案1000包括帶內機械，以在沒有使用旁頻帶配線之下檢測OTG性能，因而減少GIO接腳數目。
圖10係為顯示裝置連接檢測技術實例的時序圖。在圖10所示的實例中，互動發生於在全速之本機模式中的下游埠與上游埠之間。藉由此種過程所考慮的其他實施例包括在週邊中繼器模式上的下游埠與在雙重角色裝置上之上游埠之間的低速資料率或互動。
在t0或電力開啟時，該埠可致能它們的下拉電阻 器。該下游埠可在eD+與eD-兩者上使它的傳送器失能並且使它的接收器致能。
在t1，依據由上游埠所宣告的速度，該上游埠可驅動eD+或eD-到邏輯‘1’。例如，如圖10所示，假如一裝置有全速或高速能力，它可僅僅在eD+驅動邏輯‘1’並且在eD-致能它的接收器，其係不會由上游埠所驅動。假如上游埠僅僅具有低速性能，它可在eD-驅動邏輯‘1’並且在eD+致能它的接收器，其係不會由上游埠所驅動。
在t2，該下游埠可宣告裝置連接並且確認該裝置。該確認過程可依據在時間t1之所宣告的上游裝置的性能而變。例如，假如在TATTDB持續期間，該下游埠已經偵測到在eD+的邏輯‘1’與在eD-的邏輯‘0’，如圖10所示，那麼在TACK，該下游埠則驅動在eD-的邏輯‘1’。假如在TATTDB持續期間，它已經偵測到在eD+的邏輯‘0’與在eD-的邏輯‘1’，那麼在TACK，它則驅動eD+的邏輯‘1’並且宣告低速裝置連接。換句話說，該頻內握手機械係被組態作為對偶單形鏈結，以確保該確認是在與由該上游裝置所使用之訊號線相反的訊號線上被驅動，以宣告它的存在。在圖10所示的情景中，該下游埠正接收在eD+上的裝置存在訊號。因此，該握手訊號會橫向經過D-。以此方式，該鏈結夥伴不會同時驅動該訊號配線，因而避免配線競爭。在標準USB2中，一主機的主動驅動器係被期待超越控制藉由在該上游裝置的被動上拉而維持在弱高的該配線狀態。
同樣在t2，當接收來自該下游埠的確認時，該上游埠可反應。假如該上游埠係為全速或高速，它可當檢測出在eD-的主機確認時驅動在eD+的邏輯‘0’、使它的傳送器失能，並且也使它在eD+的接收器致能，因而斷定連接。
在主機功能是藉由在中繼器模式中的中繼器所連接之情形中，eD+也許可連續地被驅動到邏輯‘1’，直到該中繼器已經在eD-偵測到邏輯‘0’，其係當一雙重角色主機埠已經偵測到被連接到它的微-AB受器的主機功能。假如在TATTDB持續期間，該下游埠已經偵測到在eD+的邏輯‘1’與在eD-的邏輯‘0’，藉由驅動在eD-的邏輯‘1’，如圖10所示，在t2，該下游埠可開始確認。在由TACK所指示的時間時期內，該下游埠可連續監控eD+。假如在t3確認結束時，eD+維持邏輯‘1’，該下游埠則可宣告一主機功能被連接。假如在t3以前，該下游埠已經偵測到eD+被轉換為邏輯‘0’，那麼它則可宣告FS或HS裝置被連接。
在t4，該下游埠可發出重設訊息。該上游埠可在檢測SE1時重設它的控制訊息解碼器。
在t5，該下游埠可藉由依據下拉電阻器來維持SE0而連續重設。該上游埠可完成重設解碼並且進入重設。
在t6，假如該裝置是低速或全速，該下游埠可驅動EOP以斷定重設。假如該裝置僅僅低速或全速，該裝置可監控重設，直到它完成。在t7，該下游埠可藉由驅動SE0來斷定重設，並且進入重設恢復。在t8，該些埠準備初始化。
回到t6，假如該裝置已經宣告全速性能，速度協商則在t6著手，以決定是否該裝置有高速的能力。高速協商係相關於圖11而在以下被說明。
圖11係為顯示裝置連接檢測方案實例的時序圖，其中該裝置宣告高速性能。該速度協商係以單端信令來完成，其係從當該裝置開始指示高速能力起、到當該下游埠確認、並且到它的接收器端被開啟且準備高速操作時的裝置。截至圖11的t6，該裝置連接檢測操作係與在低速/全速中相同，其係相關於圖10來說明。
假如該裝置高速，以下操作則會發生。在t6，在上游埠檢測重設以後，假如有高速能力的話，該裝置驅動在eD+的邏輯‘1’，以代表裝置啁啾(Chirp)。在該下游與上游埠兩者的選擇性接收器終端236(圖2)則會被失能，直到t9。
在t7，在該下游埠偵測到裝置啁啾以後，該下游埠開始驅動在eD-的邏輯‘1’以代表主機啁啾，並且準備用於高速操作的下游PHY200。
在t8，在偵測到主機啁啾以後，該上游埠將使它的高速PHY200準備用於操作。為了準備該上游埠以用於高速操作，該上游埠驅動eD+到邏輯‘0’、在TSE0_DR以後使它在eD+的單端傳送器失能，並且使它在eD+的單端接收器致能。
在t9，該下游埠驅動在eD-的邏輯‘0’以發出速度偵測完成的訊號，且該PHY準備用於高速操作。同樣在t9， 藉由使它的選擇性接收器終端與靜噪檢測器致能，該上游埠進入L0。
在t10，該下游埠斷定重設。在此時，該鏈結係為在L0狀態。
要理解的是，在此所說明之該裝置連接與操作檢測技術模式的實施過程不僅僅限於eUSB2實施過程。在實施例中，以上所說明的斷接檢測技術可被施加到在先進深次微米過程中所使用的任何輸入/輸出(I/O)標準或者支持複數個資料率與操作模式的任何IO標準。
雖然一些實施例已經相關於特定實施過程來說明，但是根據一些實施例，其他實施過程仍有可能。此外，在該圖式中所顯示或者在此所說明之電路元件或其他特徵的排列與順序，不需要以所示與說明的特定方式來安排。根據一些實施例，許多其他排列是有可能的。
在圖式所示的每一系統中，在一些情形中的元件，每一個具有相同參考數字或不同參考數字，以建議所代表的元件不同或相同。不過，一個元件係足夠彈性以具有不同的實施過程並且與在此所顯示或說明的一些或全部系統一起運作。在該圖式中所示的種種元件係為相同或不同。哪一個稱為第一元件且哪一個稱為第二元件係為任意的。
在該說明與申請專利範圍中，用語〝聯結〞與〝連接〞連同它們的類似物，可被使用。應該理解的是，就彼此而言，這些用語不打算作為同義字。反而，在特定實施例中，〝連接〞可被使用來指示兩或多個元件彼此直接實 體或電性接觸。〝聯結〞意味著兩或多個元件直接實體或電性接觸。不過，〝聯結〞也意味著兩或多個元件不會彼此直接接觸，但卻仍彼此合作或互動。
一種實施例係為本發明的實施過程或實例。在說明書中對〝一實施例〞、〝一個實施例〞、〝一些實施例〞或〝其他實施例〞的參考意味著，結合該等實施例來說明的特定特徵、結構或特色，被包括在本發明的至少一些實施例，但卻不一定全部實施例。〝一實施例〞、〝一個實施例〞或〝一些實施例〞的種種外觀不一定全部意指相同實施例。
並非在此說明與顯示的全部元件、特徵、結構、特色等等需要被包括在一特定實施例或諸實施例中。假如該說明書陳述一元件、特徵、結構或特色〝也許(may)〞、〝可能(might)〞、〝能(can)〞或〝可以(could)〞被包括，例如，那特定元件、特徵、結構或特色則不被規定被包括。假如該說明書或申請專利範圍提及〝一(a)〞或〝一(an)〞元件，其係不意味著只有一個該元件。假如該說明書或申請專利範圍提及〝一額外〞的元件，其係不排除有超過一個該額外的元件。
雖然流程圖或狀態圖在此已經被使用來說明實施例，但是本發明不限於那些圖式或者在此的相應說明。例如，流程不需要移動經過每一顯示的盒子或狀態或正確地呈相同的順序，如在此所顯示與說明的。
本發明不限於在此所陳述的特定細節。當然，那些熟 諳具有本揭露效益之技術的人將理解到，來自以上說明與圖式的許多其他變化可在本發明的範圍內進行。相應地，以下的申請專利範圍包括定義本發明範圍的任何修正。

Claims (38)

  1. 一種通用序列匯流排埠，包含：一實體層，包含：第一信號線eD+；第二信號線eD-；單端驅動器致能SE_Driver_Enable；單端接收器致能SE_Receiver_Enable；第一低速/全速傳送器，具有單端驅動器輸入SE-Driver_Input_P、耦接該單端驅動器致能SE_Driver_Enable的輸入以及耦接該第一信號線eD+的輸出；第二低速/全速傳送器，具有單端驅動器輸入SE_Driver_Input_N、耦接該單端驅動器致能SE_Driver_Enable的輸入以及用以耦接該第二信號線eD-的輸出；第一低速/全速接收器，具有耦接該第一信號線eD+的輸入、耦接該單端接收器致能SE_Driver_Enable的輸入以及耦接單端接收器輸出SE_Receiver_Output_P的輸出；第二低速/全速接收器，具有耦接該第二信號線eD-的輸入、耦接該單端接收器致能SE_Receiver_Enable的輸入以及耦接單端接收器輸出SE_Receiver_Output_N的輸出；第一下拉電阻器Rpd，具有耦接該第一信號線eD+的第一端，和具有第二端；以及 第二下拉電阻器Rpd，具有耦接該第二信號線eD-的第一端以及具有耦接該第一下拉電阻器之第二端的第二端。
  2. 如申請專利範圍第1項的通用序列匯流排埠，其中該第一低速/全速傳送器、該第二低速/全速傳送器、該第一低速/全速接收器以及該第二低速/全速接收器包含配置用於1伏特信令的單端數位CMOS組件。
  3. 如申請專利範圍第1項的通用序列匯流排埠，其中該第一低速/全速傳送器、該第二低速/全速傳送器、該第一低速/全速接收器以及該第二低速/全速接收器是用以使用1伏特信令。
  4. 如申請專利範圍第1項的通用序列匯流排埠，其中該第一低速/全速傳送器、該第二低速/全速傳送器、該第一低速/全速接收器以及該第二低速/全速接收器是用以使用1伏特CMOS電路。
  5. 如申請專利範圍第1項的通用序列匯流排埠，其中該第一低速/全速傳送器、該第二低速/全速傳送器、該第一低速/全速接收器以及該第二低速/全速接收器包含數位CMOS組件。
  6. 如申請專利範圍第1項的通用序列匯流排埠，該實體層更包含高速收發器，用以使用差動信令傳送資料到該第一信號線eD+及該第二信號線eD-和從該第一信號線eD+及該第二信號線eD-接收資料。
  7. 如申請專利範圍第6項的通用序列匯流排埠，其 中該高速收發器包括高速傳送器和高速接收器。
  8. 如申請專利範圍第6項的通用序列匯流排埠，其中該高速收發器是用以使用0.2伏特差動信令。
  9. 如申請專利範圍第6項的通用序列匯流排埠，其中該高速收發器係為用於低擺伏差動信令的類比收發器。
  10. 如申請專利範圍第6項的通用序列匯流排埠，其中該高速收發器包括靜噪檢測器。
  11. 如申請專利範圍第6項的通用序列匯流排埠，該高速收發器包括用以建置源端的傳送器。
  12. 如申請專利範圍第6項的通用序列匯流排埠，該高速收發器包括用以建置接收器端的接收器。
  13. 如申請專利範圍第1項的通用序列匯流排埠，其中該實體層係配置以在低速/全速模式中操作的同時使用單端通訊，並且配置以在高速模式中操作的同時使用差動信令。
  14. 如申請專利範圍第1項的通用序列匯流排埠，其中該實體層係配置以在低速/全速模式中操作的同時使用單端通訊，並且配置以在高速模式中操作的同時使用差動信令。
  15. 如申請專利範圍第1項的通用序列匯流排埠，更包含中繼器，用以將在信號線eD+以及信號線eD-上接收的信號轉換成USB 2.0相容信號。
  16. 如申請專利範圍第1項的通用序列匯流排埠，其中該通用序列匯流排埠是用以接收指示裝置存在的數位命 令。
  17. 如申請專利範圍第1項的通用序列匯流排埠，其中該通用序列匯流排埠是用以若其未在特定時間周期內從其它裝置接收數位命令，則偵測裝置斷接。
  18. 如申請專利範圍第1項的通用序列匯流排埠，其中該第一下拉電阻器Rpd和該第二下拉電阻器Rpd是用以在電力開啟期間或當鏈結閒置時，將匯流排保持在接地。
  19. 如申請專利範圍第1項的通用序列匯流排埠，更包含鏈結層和協定層。
  20. 一種通用序列匯流排埠，包含：實體層，包含：一對低速/全速傳送器，用以耦接一對信號線，並且用以使用單端數位通訊傳送資料到該對信號線；以及一對低速/全速接收器，用以耦接該對信號線，並且用以使用單端數位通訊從該對信號線接收資料；以及一對下拉電阻器，選擇性地耦接至該對信號線，該對下拉電阻器用以在閒置期間將該對信號線之兩者皆耦接到地。
  21. 如申請專利範圍第20項的通用序列匯流排埠，其中該對低速/全速傳送器和該對低速/全速接收器包含配置用於1伏特信令的單端數位CMOS組件。
  22. 如申請專利範圍第20項的通用序列匯流排埠，其中該對低速/全速傳送器和該對低速/全速接收器是用以 使用1伏特信令。
  23. 如申請專利範圍第20項的通用序列匯流排埠，其中該對低速/全速傳送器和該對低速/全速接收器是用以使用1伏特CMOS電路。
  24. 如申請專利範圍第20項的通用序列匯流排埠，其中該對低速/全速傳送器和該對低速/全速接收器包含數位CMOS組件。
  25. 如申請專利範圍第20項的通用序列匯流排埠，該實體層更包含高速收發器，用以使用差動信令傳送資料到該對信號線並且用以從該對信號線接收資料。
  26. 如申請專利範圍第25項的通用序列匯流排埠，其中該高速收發器包括高速傳送器和高速接收器。
  27. 如申請專利範圍第25項的通用序列匯流排埠，其中該高速收發器是用以使用0.2伏特差動信令。
  28. 如申請專利範圍第25項的通用序列匯流排埠，其中該高速收發器係為用於低擺幅差動信令的類比收發器。
  29. 如申請專利範圍第25項的通用序列匯流排埠，其中該高速收發器包括靜噪檢測器。
  30. 如申請專利範圍第25項的通用序列匯流排埠，該高速收發器包括用以建置源端的傳送器。
  31. 如申請專利範圍第25項的通用序列匯流排埠，該高速收發器包括用以建置接收器端的接收器。
  32. 如申請專利範圍第20項的通用序列匯流排埠， 其中該實體層係配置以在低速/全速模式中操作的同時使用單端通訊，並且配置以在高速模式中操作的同時使用差動信令。
  33. 如申請專利範圍第20項的通用序列匯流排埠，其中該實體層係配置以在低速/全速模式中操作的同時使用單端通訊，並且配置以在高速模式中操作的同時使用差動信令。
  34. 如申請專利範圍第20項的通用序列匯流排埠，更包含中繼器，用以將接收的信號轉換成USB 2.0相容信號。
  35. 如申請專利範圍第20項的通用序列匯流排埠，其中該通用序列匯流排埠是用以接收指示裝置存在的數位命令。
  36. 如申請專利範圍第20項的通用序列匯流排埠，其中該通用序列匯流排埠是用以若其未在特定時間周期內從其它裝置接收數位命令，則偵測裝置斷接。
  37. 如申請專利範圍第20項的通用序列匯流排埠，更包含兩個下拉電阻，用以在電力開啟期間或當鏈結閒置時將匯流排保持在接地。
  38. 如申請專利範圍第20項的通用序列匯流排埠，更包含鏈結層和協定層。
TW104129000A 2012-06-30 2013-05-28 計算裝置、通用序列匯流排埠以及操作通用序列匯流排的方法 TWI628545B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/539,370 US9239810B2 (en) 2012-06-30 2012-06-30 Low power universal serial bus
US13/539,370 2012-06-30

Publications (2)

Publication Number Publication Date
TW201614512A TW201614512A (en) 2016-04-16
TWI628545B true TWI628545B (zh) 2018-07-01

Family

ID=49779413

Family Applications (2)

Application Number Title Priority Date Filing Date
TW102118801A TWI506446B (zh) 2012-06-30 2013-05-28 計算裝置、通用序列匯流排埠以及操作通用序列匯流排的方法
TW104129000A TWI628545B (zh) 2012-06-30 2013-05-28 計算裝置、通用序列匯流排埠以及操作通用序列匯流排的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW102118801A TWI506446B (zh) 2012-06-30 2013-05-28 計算裝置、通用序列匯流排埠以及操作通用序列匯流排的方法

Country Status (4)

Country Link
US (2) US9239810B2 (zh)
EP (1) EP2867745A4 (zh)
TW (2) TWI506446B (zh)
WO (1) WO2014004896A1 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8982746B2 (en) 2012-06-30 2015-03-17 Intel Corporation Clock-less half-duplex repeater
US9239810B2 (en) 2012-06-30 2016-01-19 Intel Corporation Low power universal serial bus
US9971730B2 (en) * 2014-06-16 2018-05-15 Qualcomm Incorporated Link layer to physical layer (PHY) serial interface
US9483435B2 (en) * 2014-07-06 2016-11-01 Freescale Semiconductor, Inc. USB transceiver
US9727514B2 (en) 2014-12-09 2017-08-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuits with universal serial bus 2.0 and embedded universal serial bus 2 connectivity
US9843436B2 (en) * 2015-06-27 2017-12-12 Intel Corporation Flexible interconnect architecture
US20170222686A1 (en) 2016-02-01 2017-08-03 Qualcomm Incorporated Scalable, high-efficiency, high-speed serialized interconnect
EP3412016B1 (en) 2016-02-01 2020-01-22 Qualcomm Incorporated Scalable, high-efficiency, high-speed serialized interconnect
US10159053B2 (en) 2016-02-02 2018-12-18 Qualcomm Incorporated Low-latency low-uncertainty timer synchronization mechanism across multiple devices
TWI641944B (zh) * 2017-05-12 2018-11-21 飛捷科技股份有限公司 具有喚醒輔助裝置之電子系統與應用於其中之喚醒輔助方法
US11029750B2 (en) * 2017-06-29 2021-06-08 Intel Corporation Apparatus for universal serial bus 2.0 (USB2) combined high speed squelch and disconnect detection
US10802566B1 (en) 2017-07-06 2020-10-13 Synopsys, Inc. Two-part interface PHY for system-on-chip devices
JP7069931B2 (ja) * 2018-03-27 2022-05-18 セイコーエプソン株式会社 回路装置、電子機器及びケーブルハーネス
US10657089B2 (en) * 2018-07-30 2020-05-19 Texas Instruments Incorporated Embedded universal serial bus 2 repeater
US11068428B2 (en) 2018-08-16 2021-07-20 Texas Instruments Incorporated Adjustable embedded universal serial bus 2 low-impedance driving duration
JP2020177435A (ja) * 2019-04-18 2020-10-29 セイコーエプソン株式会社 回路装置、回路装置の判定方法および電子機器
US11075534B2 (en) * 2019-10-12 2021-07-27 Hynetek Semiconductor Co., Ltd. USB type-C interface circuit and charging method thereof, USB device
US11742689B2 (en) * 2020-02-11 2023-08-29 Samsung Electronics Co., Ltd. Power sensing circuit and electronic device including the same
US11528095B2 (en) * 2020-12-11 2022-12-13 Cypress Semiconductor Corporation Methods to remove dribble introduced and regenerate sync bits lost due to squelch delays in USB high speed packet repeating
US11588517B2 (en) * 2021-01-25 2023-02-21 Diodes Incorporated Signal correction for serial interfaces
EP4318252A4 (en) 2021-09-29 2024-08-07 Samsung Electronics Co Ltd ELECTRONIC DEVICE FOR COMMUNICATION WITH AN EXTERNAL DEVICE VIA A USB INTERFACE AND OPERATING METHOD THEREFOR
US20240104040A1 (en) * 2022-09-23 2024-03-28 Nxp Usa, Inc. Apparatus and method for determining a disconnection of a device from a bus
US20240184730A1 (en) * 2022-12-01 2024-06-06 Nxp Usa, Inc. Eusb repeater for passing repeating mode packets between a differential bus and a single-ended bus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080320202A1 (en) * 2007-06-19 2008-12-25 Monks Morgan H Physical Device (PHY) Support Of The USB2.0 Link Power Management Addendum Using A ULPI PHY Interface Standard
US20090043925A1 (en) * 2002-12-18 2009-02-12 Synosys, Inc. Device And Method That Allows Single Data Recovery Circuit To Support Multiple USB Ports
US20100275037A1 (en) * 2004-03-17 2010-10-28 Super Talent Electronics Inc. Low-Power USB SuperSpeed Device with 8-bit Payload and 9-bit Frame NRZI Encoding for Replacing 8/10-bit Encoding

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593768B1 (en) * 1999-11-18 2003-07-15 Intel Corporation Dual termination serial data bus with pull-up current source
US7058120B1 (en) * 2002-01-18 2006-06-06 Xilinx, Inc. Integrated high-speed serial-to-parallel and parallel-to-serial transceiver
US7685328B2 (en) * 2004-09-09 2010-03-23 Stmicroelectronics, Inc. Generic universal serial bus device operable at low and full speed and adapted for use in a smart card device
JP4259446B2 (ja) 2004-10-12 2009-04-30 セイコーエプソン株式会社 トランシーバ、データ転送制御装置及び電子機器
JP2006343815A (ja) * 2005-06-07 2006-12-21 Matsushita Electric Ind Co Ltd 通信装置、通信方法、通信システム
US7671630B2 (en) * 2005-07-29 2010-03-02 Synopsys, Inc. USB 2.0 HS voltage-mode transmitter with tuned termination resistance
US7702832B2 (en) 2006-06-07 2010-04-20 Standard Microsystems Corporation Low power and low pin count bi-directional dual data rate device interconnect interface
NZ550536A (en) * 2006-10-16 2009-05-31 Keyghost Ltd Apparatus and method for detecting high speed USB device
TWI384810B (zh) 2009-05-07 2013-02-01 Etron Technology Inc 可節省通用串列匯流排協定中用來儲存封包之記憶體之資料傳輸方法及其裝置
US8504755B2 (en) 2010-03-03 2013-08-06 Plx Technology, Inc. USB 3 bridge with embedded hub
US9239810B2 (en) 2012-06-30 2016-01-19 Intel Corporation Low power universal serial bus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090043925A1 (en) * 2002-12-18 2009-02-12 Synosys, Inc. Device And Method That Allows Single Data Recovery Circuit To Support Multiple USB Ports
US20100275037A1 (en) * 2004-03-17 2010-10-28 Super Talent Electronics Inc. Low-Power USB SuperSpeed Device with 8-bit Payload and 9-bit Frame NRZI Encoding for Replacing 8/10-bit Encoding
US20080320202A1 (en) * 2007-06-19 2008-12-25 Monks Morgan H Physical Device (PHY) Support Of The USB2.0 Link Power Management Addendum Using A ULPI PHY Interface Standard

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
"FAIRCHILD SEMICONDUCTOR CORP . SPECIFICATION", AUGUST 2005 *
"FAIRCHILD SEMICONDUCTOR CORP . USB1T1105A SPECIFICATION", AUGUST 2005。
"Inter-Chip USB Supplement to the USB 2.0 Specification", March 13th, 2006 *
"Inter-Chip USB Supplement to the USB 2.0 Specification", March 13th, 2006。

Also Published As

Publication number Publication date
WO2014004896A1 (en) 2014-01-03
EP2867745A1 (en) 2015-05-06
EP2867745A4 (en) 2016-02-24
US20140006664A1 (en) 2014-01-02
TW201413460A (zh) 2014-04-01
TWI506446B (zh) 2015-11-01
US9767064B2 (en) 2017-09-19
US20140006663A1 (en) 2014-01-02
US9239810B2 (en) 2016-01-19
TW201614512A (en) 2016-04-16

Similar Documents

Publication Publication Date Title
TWI628545B (zh) 計算裝置、通用序列匯流排埠以及操作通用序列匯流排的方法
EP2867780B1 (en) Device disconnect detection
US8683097B2 (en) Device connect detection
US10339093B2 (en) USB interface using repeaters with guest protocol support
US9606955B2 (en) Embedded universal serial bus solutions
US20120290761A1 (en) USB Converter and Related Method
WO2014171937A1 (en) Device, method and system for operation of a low power phy with a pcie protocol stack
CN101369948B (zh) 一种实现低功耗的通信***
CN114691576A (zh) 具有不同i/o信号的装置之间的基于帧的低功率接口
CN118132491A (zh) 中继器为具有eUSB中继器的主机生成的强制恢复
CN118132483A (zh) 用于在差分总线和单端总线之间传递中继模式分组的eUSB中继器
CN118132484A (zh) 用于eUSB中继器中的启动信令的检测器电路