TWI626716B - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件，包括：基底、多個隔離結構、多個導體柱以及多個位元線結構。基底包括多個主動區。主動區排列成第一陣列。隔離結構位於基底中且沿著Y方向延伸。各隔離結構設置在相鄰兩行的主動區之間。導體柱位於基底上且排列成第二陣列。相鄰兩列的導體柱與排列成同一行的主動區接觸，以形成第一接觸區與第二接觸區。多個位元線結構沿著X方向平行配置於基底上。各位元線結構與排列成同一行的主動區接觸，以於第一接觸區與第二接觸區之間形成第三接觸區。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

為提升動態隨機存取記憶體的積集度以加快元件的操作速度，以及符合消費者對於小型化電子裝置的需求，近年來發展出埋入式字元線動態隨機存取記憶體（buried word line DRAM），以滿足上述種種需求。但隨著記憶體的積集度增加，字元線間距和記憶體陣列的隔離結構不斷縮小，使得記憶體製程愈發困難。

在先前技術中，常利用多道微影製程以分別形成隔離結構、埋入式字元線、位元線以及電容器接觸窗。上述種種製程步驟容易產生對準問題（alignment issue）。所述對準問題會隨著元件的尺寸微縮而日趨嚴重，舉例來說，其容易導致主動區與電容器接觸窗之間的接觸面積減少。由於主動區與電容器接觸窗之間的接觸面積變小，將使得主動區與電容器接觸窗之間的阻值增加，進而降低產品可靠度。因此，如何發展一種記憶元件的製造方法，其可改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積減少的問題，將成為重要的一門課題。

本發明提供一種記憶元件及其製造方法，其可減少微影製程中的對準步驟，以改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積減少的問題。

本發明提供一種記憶元件的製造方法，其步驟如下。於基底中形成多個第一隔離結構。第一隔離結構將基底分隔成多個條狀圖案。條狀圖案沿著X方向延伸並沿著Y方向交替排列。於基底中形成多個字元線組。字元線組沿著Y方向延伸並穿過第一隔離結構與條狀圖案，以將基底分成多個第一區與多個第二區。第一區與第二區沿著X方向交替排列且字元線組位於第一區中。於基底上形成第一介電圖案。第一介電圖案覆蓋字元線組並暴露出第二區的基底的表面。於第二區的基底上形成導體層。導體層的頂面低於第一介電圖案的頂面。於第二區的導體層與基底中形成多個第二隔離結構。第二隔離結構沿著Y方向延伸並將條狀圖案分隔成多個主動區。主動區被配置為帶狀且排列成第一陣列。於基底上形成多個位元線結構。位元線結構沿著X方向延伸並橫跨字元線組。

本發明提供一種記憶元件，包括：基底、多個隔離結構、多個導體柱、多個位元線結構以及多個間隙壁。基底包括多個主動區。主動區被配置成帶狀且排列成第一陣列。隔離結構位於基底中且沿著Y方向延伸。各隔離結構設置在相鄰兩行的主動區之間。導體柱位於基底上且排列成第二陣列。相鄰兩列的導體柱與排列成同一行的主動區接觸，以形成第一接觸區與第二接觸區。多個位元線結構沿著X方向平行配置於基底上。各位元線結構與排列成同一行的主動區接觸，以於第一接觸區與第二接觸區之間形成第三接觸區。間隙壁沿著X方向平行配置於位元線結構的側壁上，以電性隔絕位元線結構與導體柱。

基於上述，本發明可藉由形成自行對準的溝渠來形成隔離結構，以改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積減少的問題。另外，本發明以氮化矽當作自對準隔離結構的材料，其可減少矽基底的損耗，以避免主動區與電容接觸窗之間的接觸面積縮小的問題。此外，本發明可減少製程中的對準步驟，以減少光罩的使用數量，進而降低製程成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1P是本發明之第一實施例的記憶元件之製造流程的上視示意圖。圖2A至圖2P是沿著圖1A至圖1P之A-A’線段的剖面示意圖。圖3A至圖3P是沿著圖1A至圖1P之B-B’線段的剖面示意圖。圖4A至圖4P是沿著圖1A至圖1P之C-C’線段的剖面示意圖。圖5A至圖5P是沿著圖1A至圖1P之D-D’線段的剖面示意圖。圖6A至圖6E是沿著圖1L至圖1P之E-E’線段的剖面示意圖。另外，以下段落之記憶元件皆以動態隨機存取記憶體（DRAM）為例，但本發明不以此為限。

請同時參照圖1A至圖5A，本實施例提供一種記憶元件的製造方法，其步驟如下。首先，提供基底100。在本實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。

接著，在基底100上形成硬罩幕層102，以定義出後續形成的主動區AA（如圖1L所示）。之後，以硬罩幕層102為罩幕，移除部分基底100，以於基底100中形成多個溝渠10。如圖1A所示，溝渠10沿著X方向延伸，並沿著Y方向交替排列。雖然圖1A所繪示的溝渠10為具有彎曲型的溝渠，但本發明不以此為限。在其他實施例中，溝渠10也可以是直條狀溝渠，其可平行於X方向或是與X方向相交一角度。在一實施例中，硬罩幕層102的材料可以是氮化矽。

請同時參照圖1A至圖5A與圖1B至圖5B，在溝渠10中填入介電材料，以於基底100中形成第一隔離結構101。此時，第一隔離結構101將基底100分隔成多個條狀圖案103。第一隔離結構101與條狀圖案103沿著X方向延伸，並沿著Y方向交替排列。在一實施例中，所述介電材料可以是氧化矽。第一隔離結構101可例如是淺溝渠隔離結構（STI）。

接著，移除硬罩幕層102，並在基底100上依序形成氧化矽層104與氮化矽層106。然後，在氮化矽層106上形成罩幕圖案108。如圖1B所示，罩幕圖案108為直條狀圖案，其沿著Y方向延伸並沿著X方向交替排列。罩幕圖案108可視為後續形成的埋入式字元線202a、202b（如圖1F所示）之間的間距。在一實施例中，罩幕圖案108的材料可以是光阻。

請同時參照圖1B至圖5B與圖1C至圖5C，以罩幕圖案108為罩幕，移除部分氧化矽層104與氮化矽層106，以暴露出基底100的頂面。之後，移除罩幕圖案108。然後，在剩餘的氧化矽層104a與氮化矽層106a的兩側形成氧化矽層110。如圖1C與圖5C所示，氧化矽層110可例如是以間隙壁（spacer）形式形成在氧化矽層104a與氮化矽層106a的側壁。氧化矽層110的形成方法類似習知間隙壁的形成方法，於此便不再詳述。

請同時參照圖1C至圖5C與圖1D至圖5D，在氧化矽層110之間形成光阻層112，使得光阻層112也沿著Y方向延伸，並與介電結構（其包括氮化矽層106a及其兩側的氧化矽層110）沿著X方向交替排列，光阻層112的形成方式可以是先塗佈後，再以乾蝕刻的方式，使得光阻層112的頂面與氮化矽層106a的頂面同高或略低。如圖1D所示，各光阻層112橫越彎曲型的第一隔離結構101（或條狀圖案103）的轉折處。

請同時參照圖1D至圖5D與圖1E至圖5E，以氮化矽層106a與光阻層112為罩幕，移除氧化矽層110及其下方的部分基底100與部分第一隔離結構101，以於基底100中形成溝渠20。如圖1E所示，溝渠20沿著Y方向延伸。

請同時參照圖1E至圖5E與圖1F至圖5F，在溝渠20中填入導體材料，以於溝渠20中形成埋入式字元線202a、202b。在一實施例中，導體材料包括W、TiN或其組合。如圖4F與圖5F所示，埋入式字元線202a、202b是先將導體材料填入溝渠20中，再經由乾蝕刻的製程後，使得埋入式字元線202a、202b的頂面低於基底100的頂面。在一實施例中，相鄰兩條的埋入式字元線202a、202b可視為一個字元線組202。平行於Y方向的字元線組202橫越並穿過第一隔離結構101a與條狀圖案103，以將基底100分隔成多個第一區R1與多個第二區R2。如圖1F所示，第一區R1與第二區R2沿著X方向交替排列。字元線組202與埋入式字元線202a、202b之間的氮化矽層106a位於第一區R1中。

請同時參照圖1G至圖5G與圖1H至圖5H，於基底100上形成介電層114。在一實施例中，介電層114可例如是氮化矽，其以間隙壁的形式沿著氧化矽層104a與氮化矽層106a的側壁成長，同時填滿溝渠20的上部20b。接著，進行回蝕刻（etching back）製程，移除在第二區R2的基底100上方之介電層114，並形成開口30。剩餘的介電層（可例如是第一介電圖案）114a仍然是填滿溝渠20的上部20b，以覆蓋埋入式字元線202a、202b。在一實施例中，如圖5H所示，介電層114a的頂面與氮化矽層106a的頂面為共平面。在此情況下，如圖1H與圖4H所示，第二區R2的基底100的頂面外露於介電層114a。另一方面來說，介電層114a中具有多個開口30。開口30可以是平行於Y方向的條狀開口。開口30位於第二區R2中且暴露出第二區R2的基底100的頂面。在一實施例中，如圖4H所示，介電層114a的頂面高於第二區R2的基底100的頂面。順帶一提的是，為了圖式清楚，圖1H步驟之後的上視圖皆不繪示出配置於字元線組202上的介電層114a。

請同時參照圖1H至圖5H與圖1I至圖5I，於基底100上形成導體層116。在一實施例中，導體層116的材料可例如是摻雜多晶矽、矽化金屬、矽鍺或其組合。由於開口30具有深度35（亦即介電層114a的頂面與基底100的頂面之間的高度差35），因此，導體層116也沿著開口30的形狀，而具有凹陷40於其中。在一實施例中，當導體層116的沉積厚度遠大於開口30的深度35時，導體層116的頂面可以是平坦的表面。在一實施例中，開口30的深度35可例如是30 nm至80 nm。

請同時參照圖1I至圖5I與圖1J至圖5J，對導體層116進行回蝕刻製程，以暴露出介電層114a的頂面與氮化矽層106a的頂面。回蝕刻製程之後，如圖4J與圖5J所示，導體層116a的頂面低於介電層114a的頂面。另一方面來說，如圖1J與圖4J所示，介電層114a的側壁與導體層116a的頂面定義出多個開口50。在一實施例中，開口50可以是平行於Y方向的條狀開口，其位於第二區R2的基底100上

請同時參照圖1J至圖5J與圖1K至圖5K，於開口50的側壁上以間隙壁的方式沉積介電材料（未繪示），並對所述介電材料進行回蝕刻，以形成介電層（可例如是第二介電圖案）118，使得子開口55形成於介電層118之間。如圖4K所示，子開口55（或第二介電圖案118）暴露出導體層116a的頂面。具體來說，子開口55可由介電層118的側壁與導體層116a的頂面所定義。在一實施例中，介電層118的材料可例如是氮化矽。

請同時參照圖1K至圖5K、圖1L至圖5L與圖6A，以介電層114a、118與氮化矽層106a為罩幕，移除部分導體層116a、部分第一隔離結構101以及部分基底100，以於導體層116b、第一隔離結構101以及基底100中形成溝渠60。如圖1L所示，溝渠60可截斷（chop）條狀圖案103，以形成多個主動區（active areas）AA。詳細地說，如圖4L所示，溝渠60可分成下部溝渠60a與上部溝渠60b。下部溝渠60a位於基底100中；而上部溝渠60b位於導體層116b中。溝渠60為條狀溝渠，其沿著Y方向延伸。值得注意的是，形成溝渠60的步驟為單一步驟。也就是說，基底100中的下部溝渠60a與導體層116b中的上部溝渠60b在同一步驟中形成。因此，由下部溝渠60a與上部溝渠60b所構成的溝渠60為一連續溝渠，而不具有底切（undercut）結構。換言之，溝渠60的側壁具有連續且平坦的表面。

請同時參照圖1L至圖5L、圖1M至圖5M與圖6B，於基底100上形成介電材料並進行平坦化製程，以於子開口55以及溝渠60中形成第二隔離結構120。在一實施例中，平坦化製程可以是回蝕刻製程、化學機械研磨（CMP）製程或其組合。如圖1M所示，第二隔離結構120沿著Y方向延伸並將條狀圖案103分隔成多個主動區AA。主動區AA被配置為帶狀且排列成第一陣列。在本實施例中，主動區AA排列成3個主動區行（active area columns）AC1~AC3。舉例來說，主動區行AC1與AC3的長邊方向與X方向呈現非正交而具有夾角θ。在一實施例中，夾角θ可介於0度至45度之間，且相鄰兩個主動區行呈鏡像配置。但本發明不以此為限，在其他實施例中，相鄰兩個主動區行亦可以是相同配置（亦即，非鏡像配置）。在一實施例中，如圖4M所示，第二隔離結構120的底面與第一隔離結構101a的底面為共平面。

另外，第二隔離結構120也將導體層116b分隔成兩條導體圖案116b1、116b2。導體圖案116b1、116b2分別接觸或連接排列成同一列的主動區AA，以形成第一接觸區C1與第一接觸區C2。

值得注意的是，第二隔離結構120的材料可以是氮化矽。相較於習知的氧化矽，氮化矽不易與矽基底100反應。因此，本實施例之由氮化矽所構成的第二隔離結構120可減少矽基底100的損耗，以避免主動區與電容接觸窗之間的接觸面積縮小的問題。

請同時參照圖1M至圖5M、圖1N至圖5N與圖6C，於基底100上形成罩幕圖案204。如圖1N所示，罩幕圖案204可以是條狀圖案，其沿著X方向延伸並沿著Y方向交替排列，以定義出後續形成的位元線結構206（如圖1P所示）的位置。在一實施例中，罩幕圖案204的材料可以是光阻。

請同時參照圖1N至圖5N、圖1O至圖5O與圖6D，以罩幕圖案204為罩幕，移除部分介電層118、導體層116b、氮化矽層106a、氧化矽層104a以及介電層114a，以形成多個開口70。在本實施例中，如圖1O所示，開口70可以是條狀開口，其沿著X方向延伸並沿著Y方向交替排列。開口70橫越第一區R1與第二區R2，以定義出後續形成的位元線結構206（如圖1P所示）的位置。開口70暴露出主動區AA的部分頂面。經暴露的主動區AA的頂面可視為第三接觸區C3，以與後續形成的位元線結構206（如圖1P所示）接觸。如圖1O與圖5O所示，相鄰兩個埋入式字元線202a、202b夾住配置在同一行的第三接觸區C3。

另外，在此階段，開口70亦將導體圖案116C分隔成兩個導體柱116c1、116c2。導體柱116c1、116c2排列成第二陣列。相鄰兩列的導體柱116c1、116c2與排列成同一行的主動區AA接觸，以與第一接觸區C1以及第一接觸區C2相連。詳細地說，如圖1O與圖4O所示，導體柱116c1配置在第一接觸區C1上，且與第一接觸區C1接觸。導體柱116c2配置在第一接觸區C2上，且與第一接觸區C2接觸。第一接觸區C1與第一接觸區C2分別配置在主動區AA的長邊的兩端點。在一實施例中，導體柱116c1、116c2可視為電容器接觸窗，其可電性連接第一接觸區C1與第一接觸區C2（亦即主動區AA）與後續形成的電容器（未繪示）。值得一提的是，各導體柱116c1、116c2的頂面寬度（或頂面面積）與底面寬度（或底面面積）實質上相同。因此，本實施例可維持或增加電容器接觸窗（亦即導體柱116c1、116c2）與主動區AA之間的接觸面積，以維持或降低主動區與電容器接觸窗之間的阻值，進而增加記憶元件的讀取速度（write recovery time）。

請同時參照圖1O至圖5O、圖1P至圖5P與圖6E，於開口70中的側壁上形成間隙壁208。之後，於間隙壁208之間形成位元線結構206，使得間隙壁208配置在位元線結構206的側壁，以電性隔絕位元線結構206與導體柱116c1、116c2。如圖1P所示，各位元線結構206與排列成同一行的主動區AA接觸，以於第一接觸區C1與第二接觸區C2之間形成第三接觸區C3。詳細地說，各位元線結構206由下往上依序包括位元線接觸窗210、位元線212以及頂蓋層214。位元線接觸窗210位於位元線212與第三接觸區C3之間，以電性連接位元線212與第三接觸區C3（或主動區AA）。在一實施例中，位元線接觸窗210的材料可以是多晶矽，其形成方法可例如是用化學氣相沉積法沉積後再進行回蝕刻。位元線212的材料可以是導體材料，其可例如是W、TiN或其組合。位元線的形成方法可例如是化學氣相沉積法或物理氣相沉積法。頂蓋層214的材料可以是氮化矽，其形成方法可例如是用化學氣相沉積法再進行平坦化製程。間隙壁208的材料可以是氮化矽，另外，在位元線接觸窗210與位元線212之間亦可包括矽化金屬層（未繪示），其可例如是TiSi、CoSi、NiSi或其組合。

形成位元線結構206之後，可進行平坦化製程以暴露出導體柱116c1、116c2的頂面。接著，可於導體柱116c1、116c2上分別形成多個電容器（未繪示）。在一實施例中，導體柱116c1、116c2可視為電容器接觸窗，其用以電性連接主動區AA與電容器（未繪示）。

值得注意的是，本實施例利用鑲嵌法（damascene process）來形成位元線結構206與位元線結構206兩側的間隙壁208。因此，本實施例之記憶元件的製造方法可解決習知的高高寬比（high aspect ratio）的位元線結構所導致的錐形輪廓（taper profile）的問題。另一方面，由於本實施例是利用鑲嵌法來形成位元線結構206，因此，本實施例之位元線結構206的高度可減少，而使得位元線結構206的高寬比降低。在一實施例中，位元線結構206的高度H可介於40 nm至100 nm之間。位元線結構206的高寬比（H/W）可介於2至5之間。

此外，本實施例之記憶元件的製造方法以自對準方式來形成電容器接觸窗（亦即導體柱116c1、116c2）、第二隔離結構120以及位元線接觸窗210。相較於習知技術，本實施例可以減少三次光罩的使用數量，進而降低製程成本。另一方面，減少製程中的三次對準步驟也可改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積以及主動區與位元線接觸窗之間的接觸面積減少的問題。因此，本實施例可維持或降低主動區與電容器接觸窗之間的阻值以及主動區與位元線接觸窗之間的阻值，藉此增加記憶元件的讀取速度，進而提升產品效率與可靠度。

圖1Q是本發明之第二實施例的記憶元件的上視示意圖。圖2Q是沿著圖1Q之A-A’線段的剖面示意圖。圖3Q是沿著圖1Q之B-B’線段的剖面示意圖。圖4Q是沿著圖1Q之C-C’線段的剖面示意圖。圖5Q是沿著圖1Q之D-D’線段的剖面示意圖。圖6F是沿著圖1Q之E-E’線段的剖面示意圖。需注意的是，圖1Q至圖5Q與圖6F是接續圖1O至圖5O與圖6D的階段後的製程步驟。由於圖1O至圖5O與圖6D之前的步驟已於上述段落詳細說明過，於此便不再贅述。

請參照圖1Q至圖5Q與圖6F，形成開口60之後，於開口60中的側壁上形成間隙壁208。接著，於間隙壁208之間形成位元線結構206’。詳細地說，各位元線結構206’由下往上依序包括位元線接觸窗210’、位元線212’以及頂蓋層214’。基本上，第二實施例之位元線結構206’與第一實施例之位元線結構206相似。上述兩者不同之處在於：第二實施例之位元線接觸窗210’是磊晶矽層，其是利用選擇性磊晶成長法（selective epitaxial growth，SEG）來形成。也就是說，位元線接觸窗210’僅形成在矽基底100上（如圖3Q所示），而不會形成在第一隔離結構101a上（如圖2Q所示）。因此，位元線接觸窗210’是以塊狀形式配置在主動區AA的第三接觸區C3上，而非位元線接觸窗210的條狀形式。之後，於位元線接觸窗210’上依序形成位元線212’以及頂蓋層214’。由於位元線212’以及頂蓋層214’的材料與形成方法與位元線212以及頂蓋層214相似，於此便不再贅述。

綜上所述，本發明可藉由形成自行對準的溝渠來形成隔離結構，以改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積減少的問題。另外，本發明以氮化矽當作自對準隔離結構的材料，其可減少矽基底的損耗，以避免主動區與電容接觸窗之間的接觸面積縮小的問題。此外，本發明可減少製程中的對準步驟，以減少光罩的使用數量，進而降低製程成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30、60‧‧‧溝渠

20a‧‧‧下部

20b‧‧‧上部

35‧‧‧深度

40‧‧‧凹陷

50、70‧‧‧開口

55‧‧‧子開口

60a‧‧‧下部溝渠

60b‧‧‧上部溝渠

100‧‧‧基底

101、101a‧‧‧第一隔離結構

102‧‧‧硬罩幕層

103‧‧‧條狀圖案

104、104a、110‧‧‧氧化矽層

106、106a‧‧‧氮化矽層

108‧‧‧罩幕圖案

112‧‧‧光阻層

114‧‧‧介電層

114a‧‧‧介電層（第一介電圖案）

116、116a、116b‧‧‧導體層

116b1、116b2、116c‧‧‧導體圖案

116c1、116c2‧‧‧導體柱

118、118a‧‧‧介電層（第二介電圖案）

120‧‧‧第二隔離結構

202‧‧‧字元線組

202a、202b‧‧‧埋入式字元線

204‧‧‧罩幕圖案

206、206’‧‧‧位元線結構

208‧‧‧間隙壁

210、210’‧‧‧位元線接觸窗

212、212’‧‧‧位元線

214、214’‧‧‧頂蓋層

AA‧‧‧主動區

AC1~AC3‧‧‧主動區行

C1‧‧‧第一接觸區

C2‧‧‧第一接觸區

C3‧‧‧第三接觸區

H‧‧‧高度

W‧‧‧寬度

R1‧‧‧第一區

R2‧‧‧第二區

X、Y‧‧‧方向

θ‧‧‧夾角

圖1A至圖1P是本發明之第一實施例的記憶元件之製造流程的上視示意圖。 圖2A至圖2P是沿著圖1A至圖1P之A-A’線段的剖面示意圖。 圖3A至圖3P是沿著圖1A至圖1P之B-B’線段的剖面示意圖。 圖4A至圖4P是沿著圖1A至圖1P之C-C’線段的剖面示意圖。 圖5A至圖5P是沿著圖1A至圖1P之D-D’線段的剖面示意圖。 圖6A至圖6E是沿著圖1L至圖1P之E-E’線段的剖面示意圖。 圖1Q是本發明之第二實施例的記憶元件的上視示意圖。 圖2Q是沿著圖1Q之A-A’線段的剖面示意圖。 圖3Q是沿著圖1Q之B-B’線段的剖面示意圖。 圖4Q是沿著圖1Q之C-C’線段的剖面示意圖。 圖5Q是沿著圖1Q之D-D’線段的剖面示意圖。 圖6F是沿著圖1Q之E-E’線段的剖面示意圖。

Claims (16)

1. 一種記憶元件的製造方法，包括：於基底中形成多個第一隔離結構，所述第一隔離結構將所述基底分隔成多個條狀圖案，所述條狀圖案可為彎曲型或直條型；於所述基底中形成多個字元線組，所述字元線組沿著Y方向延伸並穿過所述第一隔離結構與所述條狀圖案，以將所述基底分成多個第一區與多個第二區，其中所述第一區與所述第二區沿著X方向交替排列且所述字元線組位於所述第一區中；於所述基底上形成第一介電圖案，所述第一介電圖案覆蓋所述字元線組並暴露出所述第二區的所述基底的表面；於所述第二區的所述基底上形成導體層，所述導體層的頂面低於所述第一介電圖案的頂面；於所述第二區的所述導體層與所述基底中形成多個第二隔離結構，所述第二隔離結構沿著所述Y方向延伸並將所述條狀圖案分隔成多個主動區，其中所述主動區被配置為帶狀且排列成第一陣列；以及於所述基底上形成多個位元線結構，所述位元線結構沿著所述X方向延伸並橫跨所述字元線組。
2. 如申請專利範圍第1項所述的記憶元件的製造方法，其中所述第二隔離結構的形成步驟包括：於所述基底上形成第二介電圖案，所述第二介電圖案暴露出所述導體層的部分表面； 以所述第一介電圖案與所述第二介電圖案為罩幕，移除部分所述導體層、部分所述第一隔離結構以及部分所述基底，以形成多個溝渠；以及於所述溝渠中填入介電材料。
3. 如申請專利範圍第2項所述的記憶元件的製造方法，其中所述介電材料為氮化矽。
4. 如申請專利範圍第2項所述的記憶元件的製造方法，其中所述溝渠為條狀溝渠，其沿著所述Y方向延伸，所述溝渠的步驟為單一步驟，其使得所述導體層中的上部溝渠與所述基底中的下部溝渠為一連續溝渠。
5. 如申請專利範圍第2項所述的記憶元件的製造方法，其中所述位元線結構的形成步驟包括：在形成所述第二隔離結構之後，於所述第二介電圖案上形成罩幕圖案；以所述罩幕圖案為罩幕，進行蝕刻製程，以形成多個條狀開口，其中所述條狀開口橫越所述第一區與所述第二區，以定義出所述位元線的位置；於所述條狀開口的側壁上形成間隙壁；以及於所述間隙壁之間依序形成位元線接觸窗、位元線以及頂蓋層。
6. 如申請專利範圍第5項所述的記憶元件的製造方法，其中所述條狀開口將所述導體層分隔成多個導體柱，所述導體柱排列成第二陣列，且相鄰兩列的所述導體柱與排列成同一行的所述 主動區接觸，以形成一第一接觸區與一第二接觸區，所述第一接觸區與所述第二接觸區位於所對應的主動區的長邊的兩端點。
7. 如申請專利範圍第5項所述的記憶元件的製造方法，其中各所述條狀開口暴露出所對應的主動區的部分表面以形成第三接觸區，而所述位元線接觸窗位於所述位元線與所述第三接觸區之間，以電性連接所述位元線與所述第三接觸區。
8. 如申請專利範圍第5項所述的記憶元件的製造方法，其中所述位元線接觸窗的材料包括多晶矽，其形成方法包括化學氣相沉積法；或者是所述位元線接觸窗的材料包括磊晶矽，其形成方法包括選擇性磊晶成長法。
9. 一種記憶元件，包括：基底，包括多個主動區，所述主動區被配置成帶狀且排列成第一陣列；多個隔離結構，位於所述基底中且沿著Y方向延伸，各所述隔離結構設置在相鄰兩行的所述主動區之間；多個導體柱，位於所述基底上且排列成第二陣列，相鄰兩列的所述導體柱與排列成同一行的所述主動區接觸，以形成一第一接觸區與一第二接觸區；多個位元線結構，沿著X方向平行配置於所述基底上，各所述位元線結構與排列成同一行的所述主動區接觸，以於所述第一接觸區與所述第二接觸區之間形成一第三接觸區；以及多個間隙壁，沿著所述X方向平行配置於所述位元線結構的 側壁上，以電性隔絕所述位元線結構與所述導體柱。
10. 如申請專利範圍第9項所述的記憶元件，其中所述隔離結構的材料包括氮化矽，且所述隔離結構為條狀的連續結構。
11. 如申請專利範圍第9項所述的記憶元件，其中各所述導體柱的頂面寬度與底面寬度實質上相同。
12. 如申請專利範圍第9項所述的記憶元件，更包括多個字元線組，其位於所述基底中且沿著所述Y方向延伸，其中各所述字元線組具有兩個埋入式字元線，且所述兩個埋入式字元線夾住排列成同一行的所述主動區的所述第三接觸區。
13. 如申請專利範圍第9項所述的記憶元件，其中各所述位元線結構包括位元線接觸窗、位元線以及頂蓋層，所述位元線接觸窗位於所述位元線與所述第三接觸區之間，以電性連接所述位元線與所述第三接觸區。
14. 如申請專利範圍第13項所述的記憶元件，其中所述位元線接觸窗包括多晶矽層、磊晶矽層或其組合。
15. 如申請專利範圍第9項所述的記憶元件，更包括多個電容器，其分別位於所述導體柱上。
16. 如申請專利範圍第15項所述的記憶元件，其中與所述第一接觸區以及所述第二接觸區接觸的所述導體柱為電容器接觸窗。