TWI613507B - 極紫外光之微影光罩 - Google Patents
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Abstract
本揭示內容係有關於半導體結構，且更特別的是，係有關於極紫外光之微影光罩的修飾表面及製造方法。該結構包括具有圖案化設計的反射表面，以及在該圖案化設計之邊緣的黑色邊界區。該黑色邊界區包括修飾表面形態以引導光線遠離而不抵達後續反射體。
Description
本揭示內容係關於光罩結構，更特別的是，係關於極紫外光之微影光罩的修飾表面及製造方法。
由於有明顯較窄的照明波長(λ=13.5奈米)，所以極紫外光(EUV)微影有可能補足且最終取代習知深紫外光(DUV)微影，除了其他效益以外，它還可提供增強的圖案化解析度及較低的製程複雜度。目前EUV被開發成未來可能結合32奈米節距解析度的浸潤式微影(immersion lithography)，有時被稱為7奈米節點。
使用於EUV微影的光學元件均基於反射而非折射光件。EUV反射體(mirror)由交替的材料(例如，鉬與矽)層組成，也稱為多層體。EUV光罩利用除已被蝕刻(圖案化)之EUV吸收材料以外的反射塗層以展現所需的電路設計。不過，使用於EUV微影的當前吸收體無法吸收所有的EUV光，而實際有約1至3%的反射率，這取決於吸收體高度。EUV光罩也呈現與鄰場的重疊照射(overlapping shot)，這可能在電路設計的邊緣上產生1.5%至5.0%以及在角落上產生4.5%至15%的額外背景光。每百分比的晶圓關
鍵尺寸(CD)衝擊可能有約1奈米以上，而導致關鍵尺寸(CD)大幅下降。
在本揭示內容之一態樣中，一種結構，其係包含：包含圖案化設計的反射表面；以及在該圖案化設計之邊緣的黑色邊界區。該黑色邊界區包含修飾表面形態以引導光線遠離而不抵達後續反射體。
在本揭示內容之一態樣中，一種結構，其係包含：基板；背面金屬，在該基板之表面上；反射表面，在該基板之相對表面上，該反射表面係包含由相對高、低原子序數材料構成的多個交替層；保護塗層，在該反射表面上；吸收層，在該保護塗層上；圖案化設計，在該吸收層內形成直到該保護塗層；以及黑色邊界區，經形成穿過該反射表面、該保護塗層及該吸收層而暴露該基板之表面。該黑色邊界區包含該基板的修飾表面形態。
在本揭示內容之一態樣中，一種方法，其係包含下列步驟：在遮罩中形成黑色邊界區；以及修飾該黑色邊界區的表面形態以造成深紫外光散射遠離而不抵達下一個反射體。
10‧‧‧光罩結構
12‧‧‧背面材料
14‧‧‧基板
16‧‧‧多層反射塗層
18‧‧‧保護塗層
20‧‧‧吸收材料
22‧‧‧圖案
24‧‧‧黑色邊界區
26‧‧‧粗化或其他散射表面
26'、26"、26'''‧‧‧修飾表面
以下在【實施方式】中用本揭示內容之示範具體實施例的非限定性實施例參考多個附圖描述本揭示內容。
第1圖根據本揭示內容的數個態樣圖示具
有修飾表面形態的光罩結構。
第2a圖至第2c圖根據本揭示內容的數個態樣圖示黑色邊界區內的不同表面形態。
本揭示內容係有關於光罩結構，且更特別的是，有關於極紫外光之微影光罩的修飾表面及製造方法。更特別的是，本揭示內容係有關於用於抑制深紫外光(DUV)輻射影響極紫外光(EUV)光罩之成像邊界的結構及方法。有利的是，描述於本文的光罩可包括在“黑色邊界”(BB)區內的修飾表面形態，使得反射的DUV光被散射離開而防止它抵達下一個反射體，從而減少或排除在電路設計元件上重疊的輻射。以此方式，有可能保持電路設計在曝光場邊緣及角落的關鍵尺寸。
通常儘可能地做成扁平的EUV光罩以抑制焦點偏差以及改善焦點深度。此外，EUV光與鄰場重疊造成關鍵尺寸(CD)過度顯影的解決方案是要移除曝光場周圍的吸收材料及多層區以建立“黑色邊界”區。藉由修飾包括黑色邊界區的遮罩，在黑色邊界區的EUV反射率可下降到約小於0.05%。再者，非光化反應區(150奈米>λ>300奈米)反射率可能減少到約5至6%。為了清潔及減少潛在粒子源以及利用蝕刻選擇性，通常儘可能扁平及均勻地蝕刻黑色邊界區的表面形態。不過，儘管減少來自黑色邊界區的EUV反射，扁平表面仍會反射DUV。該DUV反射率可能約為5%至6%，這仍影響晶圓CD造成CD在電路設計
曝光場的邊緣由0.5奈米降到0.6奈米以及在角落由1.5奈米降到2奈米。此外，目標DUV反射率必須小於1.5%以將對於晶圓CD的影響減少到可接受的程度。
上述問題的解決方案是藉由在反射體表面上添加EUV透射結構(例如，矽)以散射不需要的DUV輻射，從而減少抵達在掃描器光件中之下一個反射體的DUV光。然而，這非常難以實行。有利的是，本揭示內容提供上述問題的改良解決方案，同時避免其他解決方案的缺點，例如實行的複雜度。特別是，描述於本文的光罩在黑色邊界區的表面被刻意地修飾成讓反射的DUV光被散射離開而防止它抵達下一個反射體。
本揭示內容的光罩結構可利用不同工具用許多方法製成。然而，一般而言，該等方法及工具是用來形成尺寸在微米及奈米等級的結構。用來製造本揭示內容之光罩結構的方法，亦即，技術，已取材於積體電路(IC)技術。例如，將該等結構建造於晶圓上以及在晶圓上面用微影製程圖案化來實現成為材料的薄膜。特別是，光罩結構的製造使用以下3個基本建造步驟：(i)沉積材料薄膜於基板上，(ii)用微影成像法鋪設圖案化遮罩於薄膜上面，以及(iii)對於該遮罩選擇性地蝕刻薄膜。
第1圖根據本揭示內容的數個態樣圖示具有修飾表面形態的光罩結構。特別是，光罩結構10包括形成於基板14上的背面材料12。在數個具體實施例中，背面材料12可為鉻或其他金屬塗層。鉻或其他金屬塗層的形
成可利用習知CMOS技術，例如熟諳此藝者習知的電鍍或其他沉積方法(例如，用於其他金屬的PECVD)。在數個具體實施例中，背面材料12會用靜電力放在夾頭上。基板14例如可為玻璃基板，然而本文也設想到其他的非反射材料。
仍參考第1圖，在基板14上形成多層反射塗層16。如圖示，對於背面材料12，多層反射塗層16係形成於基板14的相對表面上。在數個具體實施例中，多層反射塗層16包含由高、低原子序數材料(atomic number material)組成的交替層。例如，由高、低原子序數材料組成的交替層可包含藉助於層間干涉用來反射光線的無缺陷鉬/矽多層。如熟諳此藝者所習知的，鉬有高原子序數；然而，矽有低原子序數。在數個具體實施例中，可使用有低原子序數的其他材料，例如，Z在10範圍內，以及有高原子序數的其他材料，例如，Z在40範圍內。再者，在數個具體實施例中，多層反射塗層16可用作蝕刻中止層(etch stop)及後續製程的保護層。
在數個具體實施例中，超過40個或更多的材料層可用來形成多層反射塗層16。這些層可用習知沉積方法沉積，例如，化學氣相沉積(CVD)製程。在數個具體實施例中，多層反射塗層16的最上層應為高原子序數材料，例如，反射率較高的材料。
第1圖更圖示形成於多層反射塗層16之正面上的保護塗層18。在數個具體實施例中，保護塗層18
為保護多層反射塗層16使它在連續使用光罩10下不會劣化的薄膜。在數個具體實施例中，保護塗層18為有高原子序數的材料，例如，Z在40範圍內。例如，保護塗層18可為釕；然而本文也設想到有高原子序數的其他材料。可用習知沉積製程在多層反射塗層16上形成厚度在奈米等級的保護塗層18，例如，約2奈米。在數個具體實施例中，可用離子束沉積(IBD)法沉積保護塗層18。
在保護塗層18上形成吸收材料20。在數個具體實施例中，吸收材料20可為鉭基材料，例如，氮化鉭；然而也設想到其他習知吸收材料供使用於描述於本文的結構。吸收材料20可沉積到約50奈米至約70奈米的厚度；然而本文設想得到其他的厚度。熟諳此藝者應瞭解，儘管吸收材料20的厚度對於3D遮罩效應可能有顯著影響，例如由屏蔽所致的水平-垂直偏差，通過焦點的圖案偏移，以及透過反射遮罩塗層因邊瓣縮減(apodization)而失去的影像對比。在數個具體實施例中，吸收材料20可用習知沉積方法沉積，例如CVD製程。
在數個具體實施例中，光罩10經歷微影及蝕刻製程以形成圖案22及黑色邊界區24。應瞭解，圖案22代表電路設計元件；然而，在圖案邊緣四周提供黑色邊界區24以防輻射重疊，如本文所述。亦即，黑色邊界區24減少DUV反射率，它會影響晶圓CD造成在電路設計之邊緣及角落處的CD下降。
用更特定的實施例舉例說明，圖案22的形
成可藉由放置抗蝕劑於吸收材料20上以及使它暴露於能量(例如，光)以形成開口(圖案)。然後，用習知蝕刻技術和對於吸收材料20有選擇性的化學物，可圖案化吸收材料20，例如，蝕刻以形成開口。在數個具體實施例中，蝕刻技術可包含乾蝕刻方法，例如反應性離子蝕刻法(RIE)。在數個具體實施例中，保護塗層18在此蝕刻製程期間會當作蝕刻中止層。然後，抗蝕劑可用習知製程移除，例如氧灰化法或本技藝一般技術人員習知的其他洗滌技術。
同樣，黑色邊界區24可用習知微影及蝕刻製程形成。不過，在此製程中，黑色邊界區24會形成直到底下的基板14。以此方式，基板14的表面會被暴露，這可大幅減少反射率，亦即，黑色邊界區24的EUV反射率可降到小於0.05%。再者，非光化反應區(150奈米>λ>300奈米)反射率可減少到約5至6%。
除了黑色邊界區24以外，可修飾基板14之暴露表面的形態，例如，粗化或其他散射表面(如在元件符號26處所示)以進一步減少重疊問題，例如，關鍵尺寸(CD)的過度顯影。特別是，修飾表面26會反射或散射DUV光以防它抵達下一個反射體。以此方式，修飾表面形態可用來防止設計電路元件在邊緣及角落的輻射重疊及過度曝光。
第2a圖至第2c圖根據本揭示內容的數個態樣圖示黑色邊界區內的不同表面形態。在數個具體實施例中，修飾表面26可用產生不同表面拓樸的不同方法形成。
例如，以第2a圖所示為代表，修飾表面26'可為產生隨機角度散射的粗化表面。如第2b圖所示，修飾表面26"可為有定角度的傾斜表面，例如，約20度，造成以定角度散射遠離下一個反射體。此外，如第2c圖所示，修飾表面26'''可為有可變角度的傾斜表面，例如，拋物面或凹面，造成以可變角度散射遠離下一個反射體。在第2b圖及第2c圖的具體實施例中，傾斜表面會造成光線以預定角度散射。
更特別的是，以及參考第2a圖，修飾表面26'，亦即，粗化隨機角度散射表面，可用附加選擇性基板蝕刻形成以粗化基板14的表面。例如，粗化表面26'可用用來形成黑色邊界24的不同蝕刻化學物形成，例如，氟基化學物。在數個具體實施例中，氟基蝕刻化學物可與用來形成黑色邊界區24的同一個遮罩一起使用，從而減少整體製造成本。在數個具體實施例中，在形成黑色區期間或之後，可用表面的程式設定粗化法(programmed roughness)形成粗化表面。此時應瞭解，粗化表面26'會產生隨機光散射。
在替代具體實施例中，修飾表面26'可代表會反射光線遠離後續反射體的不同有形狀表面，例如。這些不同形狀可為角錐體、桿體、柱體形狀等等。在這些具體實施例中，在形成黑色邊界區24及剝除抗蝕劑之後，在製成黑色邊界區後，可進行第二層次圖案化及蝕刻步驟。在此製程中，在黑色邊界區形成後，可形成覆蓋整個遮罩的抗蝕劑以及使用習知微影製程圖案化以形成不同形狀。然後，可用習知蝕刻製程(例如，有選擇性化學物的RIE)
將該等不同形狀轉印至基板14在黑色邊界區24內的表面，以形成有特定形狀的表面形態。
請參考第2b圖，修飾表面26"可為在製成黑色邊界區後形成的傾斜表面。在第2c圖中，修飾表面26'''可為在製成黑色邊界區後形成的可變角度表面。在形成這些不同修飾表面的方法中，例如，修飾表面26"及26'''，顯影後抗蝕劑輪廓(post-develop resist profile)可藉由曝光於不同劑量的能量來改變。例如，對於修飾表面26"，可改變曝光劑量使得顯影後抗蝕劑輪廓由厚變薄(例如，形成傾斜或有角度表面)；然而，對於修飾表面26'''，可改變曝光劑量使得顯影後抗蝕劑輪廓由厚變薄再變厚(例如，形成凹面或拋物面)。然後，接著是蝕刻製程，例如，RIE，以將抗蝕劑輪廓轉印至基板14之暴露表面的表面，從而形成第2b圖的傾斜表面26"或第2c圖的傾斜表面26'''。
在替代具體實施例中，形成傾斜輪廓26"可藉由傾斜蝕刻腔室中的電感器以誘發在黑色邊界區蝕刻期間的功率梯度分佈以有意地蝕刻傾斜表面，例如，產生在第2b圖之黑色邊界區24內的傾斜蝕刻輪廓26"。相同的製程可用來形成在第2c圖之黑色邊界區24內的可變角度輪廓26'''。或者，可調變蝕刻腔室中的氣流以建立電漿的梯度密度，產生第2b圖及第2c圖的傾斜蝕刻輪廓。
上述該(等)方法係使用於積體電路晶片的製造。所得積體電路晶片可由製造者以原始晶圓形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶圓)、作為
裸晶粒(bare die)或已封裝的形式來銷售。在後一情形下，晶片裝在單晶片封裝體中(例如，塑膠載體(plastic carrier)，具有固定至主機板或其他更高層載體的引腳(lead))，或多晶片封裝體中(例如，具有表面互連件(surface interconnection)或內嵌互連件(buried interconnection)任一或兩者兼具的陶瓷載體)。然後，在任一情形下，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a)中間產品(例如，主機板)，或(b)最終產品中之任一者的一部分。該最終產品可為包括積體電路晶片的任何產品，從玩具及其他低端應用到有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品不等。
已提出本揭示內容之各種具體實施例的說明是為了圖解說明而非旨在窮盡或限定所揭示的具體實施例。本技藝一般技術人員明白在不脫離所揭示具體實施例的精神及範疇下仍有許多修改及變體。選擇使用於本文的術語以最佳地解釋該等具體實施例的原理，實際應用或優於出現於市上之技術的技術改善，或致能其他本技藝一般技術人員了解揭示於本文的具體實施例。
10‧‧‧光罩結構
12‧‧‧背面材料
14‧‧‧基板
16‧‧‧多層反射塗層
18‧‧‧保護塗層
20‧‧‧吸收材料
22‧‧‧圖案
24‧‧‧黑色邊界區
26‧‧‧粗化或其他散射表面
Claims (19)
- 一種半導體結構，係包含：反射表面，包含在吸收材料內之圖案化設計；以及黑色邊界區，在該圖案化設計之邊緣，該黑色邊界區包含下方基板的修飾表面形態以引導光線遠離而不抵達後續反射體，其中該修飾表面形態係藉由蝕刻製程或電感器傾斜製程形成在該黑色邊界區上，以轉印該修飾表面形態至該黑色邊界區的表面。
- 如申請專利範圍第1項所述之半導體結構，其中，在該反射表面位於該黑色邊界區內的該下方基板上提供該修飾表面形態。
- 如申請專利範圍第2項所述之半導體結構，其中，該基板為玻璃。
- 如申請專利範圍第2項所述之半導體結構，其中，該修飾表面形態為粗化表面。
- 如申請專利範圍第2項所述之半導體結構，其中，該修飾表面形態為傾斜表面。
- 如申請專利範圍第5項所述之半導體結構，其中，該傾斜表面為有角度表面。
- 如申請專利範圍第6項所述之半導體結構，其中，該有角度表面為定角度表面。
- 如申請專利範圍第5項所述之半導體結構，其中，該傾斜表面為可變角度表面。
- 如申請專利範圍第8項所述之半導體結構，其中，該可 變角度表面為拋物面或凹面。
- 如申請專利範圍第2項所述之半導體結構，其中，該修飾表面形態為包含桿體、柱體及角錐體之其中一者的有形狀表面。
- 一種半導體結構，係包含：基板；反射表面，在該基板之相對表面上，該反射表面係包含由相對高、低原子序數材料構成的多個交替層；保護塗層，在該反射表面上；吸收層，在該保護塗層上；圖案化設計，在該吸收層內形成直到該保護塗層；以及黑色邊界區，經形成穿過該反射表面、該保護塗層及該吸收層而暴露該基板之表面，該黑色邊界區包含該基板的修飾表面形態，其中，該修飾表面形態係藉由蝕刻製程或電感器傾斜製程形成在該黑色邊界區上，以轉印該修飾表面形態至該黑色邊界區的表面。
- 如申請專利範圍第11項所述之半導體結構，其中，該修飾表面形態為粗化表面。
- 如申請專利範圍第11項所述之半導體結構，其中，該修飾表面形態為傾斜表面。
- 如申請專利範圍第13項所述之半導體結構，其中，該傾斜表面為定角度表面。
- 如申請專利範圍第13項所述之半導體結構，其中，該 傾斜表面為可變角度表面。
- 如申請專利範圍第11項所述之半導體結構，其中，該修飾表面形態為包含桿體、柱體或角錐體的有形狀表面。
- 一種製造半導體結構之方法，該方法包含下列步驟：在遮罩中形成黑色邊界區；以及修飾該黑色邊界區的表面形態以造成深紫外光散射遠離而不抵達下一個反射體，其中修飾該表面形態的步驟包含：改變在整個該黑色邊界區上面之抗蝕劑的能量劑量以形成梯度抗蝕劑輪廓，以及蝕刻該傾斜抗蝕劑輪廓以使斜率轉移至該黑色邊界區的表面。
- 如申請專利範圍第17項所述之方法，其中，修飾該表面形態的步驟包含：在黑色邊界區形成後，用選擇性蝕刻製程或程式設定粗化法粗化該黑色邊界區之表面。
- 如申請專利範圍第17項所述之方法，其中，修飾該表面形態的步驟包含建造下列其中一者：在整個該黑色邊界區的梯度功率分佈，其建造係藉由傾斜數個蝕刻腔室電感器以有意地蝕刻該黑色邊界區的傾斜表面；以及在整個該黑色邊界區的電漿密度梯度，其建造係藉由修飾該蝕刻腔室之中的氣流以有意地蝕刻該黑色邊界區的該傾斜表面。
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