TWI605588B - 具有包括基於氟或氯化合物的閘電介質之基於第三族氮化物的電晶體 - Google Patents

具有包括基於氟或氯化合物的閘電介質之基於第三族氮化物的電晶體 Download PDF

Info

Publication number
TWI605588B
TWI605588B TW102137229A TW102137229A TWI605588B TW I605588 B TWI605588 B TW I605588B TW 102137229 A TW102137229 A TW 102137229A TW 102137229 A TW102137229 A TW 102137229A TW I605588 B TWI605588 B TW I605588B
Authority
TW
Taiwan
Prior art keywords
layer
terminal
gate
barrier layer
dielectric layer
Prior art date
Application number
TW102137229A
Other languages
English (en)
Other versions
TW201431068A (zh
Inventor
愛德華Ａ 畢姆三世
保羅 紹尼爾
Original Assignee
三胞半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三胞半導體公司 filed Critical 三胞半導體公司
Publication of TW201431068A publication Critical patent/TW201431068A/zh
Application granted granted Critical
Publication of TWI605588B publication Critical patent/TWI605588B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

具有包括基於氟或氯化合物的閘電介質之基於第三族氮化物的電晶體
本發明之具體實例大體上係關於積體電路領域，且更特定言之係關於具有包括基於氟或氯之化合物之閘電介質的電晶體。
目前，基於第三族氮化物之電晶體，諸如基於氮化鎵(gallium nitride；GaN)的高電子遷移率電晶體(high electron mobility transistors；HEMT)典型地為耗盡模式(D模式)器件。D模式器件在閘極相對於源極為零電壓時導通(例如在通道中傳導電流)，且必須下拉至負夾止電壓(亦稱為臨限電壓)以夾止電流。與之相反，在零閘極電壓下斷開且使用正閘極電壓接通E模式器件的增強模式(E模式)器件對諸如電源開關之應用而言可為所需的。然而，末端層直接與蕭特基金屬堆疊(Schottky metal stack)接觸之習知GaN HEMT結構展現可隨時間變化的顯著閘極漏電，這歸因於熱應力或電應力。此等結構不適合用於E模式器件。
【詳細說明】
本發明之具體實例提供具有包括基於氟或氯之化合物之閘電介質層的第三族氮化物電晶體的技術及組態。在以下【實施方式】中，參考形成此處一部分的隨附圖式，其中通篇類似數字表示類似部件，且其 中藉助於圖示來顯示其中可實踐本發明之主題的具體實例。應理解，在不背離本發明範疇之情況下，可利用其他具體實例且可進行結構或邏輯變化。因此，以下【實施方式】不應以限制性意義來理解，且具體實例之範疇藉由所附申請專利範圍及其等效物來界定。
出於本發明之目的，片語「A及/或B」意謂(A)、(B)或(A及B)。出於本發明之目的，片語「A、B及/或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
本說明書可使用片語「在一個具體實例中」或「在具體實例 中」，其各自可指一或多個相同或不同的具體實例。此外，如就本發明之具體實例而使用，術語「包含」、「包括」、「具有」及其類似術語為同義的。術語「耦合」可指直接連接、間接連接或間接通信。
術語「與……耦合」以及其派生詞可在本文中使用。「耦合」可意謂以下一或多者。「耦合」可意謂兩個或更多個元件直接物理或電接觸。然而，「耦合」亦可意謂兩個或更多個元件彼此間接接觸，但又仍彼此協作或相互作用，且可意謂一或多個其他元件在稱為彼此耦合的元件之間耦合或連接。
在各個具體實例中，片語「在第二層上形成、安置或以其他方式組態之第一層」可意謂第一層在整個第二層上形成、安置或以其他方式組態，且第一層之至少一部分可與第二層之至少一部分直接接觸(例如直接物理及/或電接觸)或間接接觸(例如在第一層與第二層之間具有一或多個其他層)。
圖1根據各個具體實例示意性地展示積體電路(IC)器件100之橫截面圖。IC器件100可為電晶體，諸如高電子遷移率電晶體(HEMT)器件。IC器件100可在基板102上製造。可在基板102上沈積層堆疊(統稱為堆疊101)。堆疊101可包括形成一或多個異質接面/異質結構的多層不同材料系統。舉例而言，堆疊101可包括安置在基板102上之緩衝層104及安置在緩衝層104上之障壁層106。在一些具體實例中，堆疊101之一或多層(例如緩衝層104及/或障壁層106)可為磊晶沈積的。
IC器件100可進一步包括閘極端子108、源極端子110及汲極端子112。在各個具體實例中，IC器件100可進一步包括安置在障壁層 106中或其上的閘電介質層114。閘電介質層114可安置在閘極端子108與障壁層106或緩衝層104之間。相應地，閘電介質層114可提供金屬-絕緣體-半導體(metal-insulator-semiconductor；MIS)接面。在各個具體實例中，閘電介質層114可包括氟(F)或氯(Cl)(例如穩定的基於氟或氯之化合物)。舉例而言，在一個具體實例中，閘電介質層114可包括氟化鈣(CaF2)。閘電介質層114的基於氟或氯之化合物可允許在閘極端子108處施加與習知HEMT器件相比更高的閘極電壓。基於氟或氯之化合物可促成IC器件100成為增強模式(E模式)器件。在其他具體實例中，基於氟或氯之化合物可在耗盡模式(D模式)器件中使用(例如圖2及圖3中所示，下文論述)。
基板102一般包括其上沈積有堆疊101的支撐材料。在一個具體實例中，基板102包括矽(Si)、碳化矽(SiC)、氧化鋁(Al2O3)或「藍寶石」、氮化鎵(GaN)及/或氮化鋁(AlN)。在其他具體實例中，包括適合之第II-VI及第III-V族半導體材料系統的其他材料可用於基板102。在一個具體實例中，基板102其上可由磊晶生長緩衝層104之材料的任何材料或材料組合構成。
在各個具體實例中，緩衝層104可在IC器件100的基板102與其他組件(例如障壁層106)之間提供晶體結構轉變，進而在IC器件100的基板102與其他組件之間充當緩衝或分離層。舉例而言，緩衝層104可在基板102與其他晶格失配材料(例如障壁層106)之間提供應力鬆弛。在一些具體實例中，緩衝層104可充當IC器件100之移動電荷載體的通道。在一些具體實例中，緩衝層104可為未摻雜的。緩衝層104可與基板102磊晶 耦合。在其他具體實例中，在基板102與緩衝層104之間可***成核層(未圖示)。在一些具體實例中，緩衝層104可由複數個沈積膜或層構成。
在一些具體實例中，緩衝層104可包括基於第三族氮化物之材料，諸如氮化鎵(GaN)、氮化鋁(AlN)或氮化鋁鎵(AlGaN)。緩衝層104在實質上與其上形成緩衝層104之基板102之表面垂直的方向上的厚度可為1至3微米。在其他具體實例中，緩衝層104可包括其他適合之材料及/或厚度。
在各個具體實例中，在障壁層106與緩衝層104之間可形成異質接面。障壁層106之帶隙能量可大於緩衝層104之帶隙能量。障壁層106可為供應移動電荷載體的較寬帶隙層，而緩衝層104可為為移動電荷載體提供通道或路徑的較窄帶隙層。
障壁層106可由多種適合之材料系統(諸如基於第三族氮化物之材料系統)中的任一者構成。障壁層106可包括例如鋁(Al)、銦(In)、鎵(Ga)及/或氮(N)。在一些具體實例中，障壁層106可由單層單一材料構成。舉例而言，在一個具體實例中，障壁層106可由單層氮化鋁鎵(AlxGa1-xN)構成，其中代表鋁與鎵之相對量的x之值為0至1。在其他具體實例中，障壁層106可由複數個沈積膜或層構成。舉例而言，障壁層106可包括安置在緩衝層104上之一層氮化鋁(AlN)，及安置在氮化鋁層上之一層氮化銦鋁(InAlN)、氮化鋁鎵(AlGaN)或氮化銦鎵鋁(InGaAlN)。
如上文所論述，在一些具體實例中，IC器件100可為E模式器件，其可具有正臨限電壓。E模式IC器件100在小於臨限電壓之閘極 電壓(相對於源極電壓)下通常可斷開(例如可抑制源極端子110與汲極端子112之間的電流)。當閘極電壓在臨限電壓以上時，E模式IC器件100可接通(例如可允許源極端子110與汲極端子112之間的電流)。
在各個具體實例中，IC器件100可在障壁層106中包括凹槽116，以促成IC器件100成為E模式。閘電介質層114可安置在凹槽116中。在一些具體實例中，凹槽116可延伸至緩衝層104或延伸至其中，且閘電介質114可安置在緩衝層104上。在其他具體實例中，凹槽116可不延伸至緩衝層104。
閘電介質層114可充當閘極端子108之絕緣層以提供E模式器件。閘電介質層114的基於氟或氯之化合物可促成E模式器件。基於氟或氯之化合物可在閘極端子與障壁層106及/或緩衝層104之間提供較低閘極漏電。基於氟或氯之化合物可進一步在過程、電壓、溫度及/或時間參數方面為MIS界面提供一致的效能特性(例如陷阱密度)。此外，閘電介質層114之帶隙能量可大於障壁層106及緩衝層104之帶隙能量。換言之，閘電介質層114可提供比障壁層106更寬之帶隙。
如上文所論述，閘極端子108可接收控制信號(例如閘極電壓)以控制電流在源極端子110與汲極端子112之間的開關。如上文所論述，當控制信號之電壓在IC器件200之臨限電壓以上時，IC器件200可使電流在源極端子110與汲極端子112之間的通道中流動。在一些具體實例中，臨限電壓可為約零伏。
在各個具體實例中，如本文中所論述，具有基於氟或氯之化合物的閘電介質層114可允許在閘極端子108上施加比具有蕭特基層之習知 HEMT上更高的電壓。舉例而言，IC器件100之運作範圍(在該運作範圍內電壓之變化產生通道中電流之相應變化)可自IC器件100之臨限電壓至最大電壓。在一些具體實例中，最大電壓可為約1.5伏或更高，諸如約1.5伏至約8伏。此可允許IC器件100的源極端子110與汲極端子112之間存在與習知E模式HEMT器件相比更高的電流。
閘電介質層114可由多種適合之基於氟或氯之化合物中的任一者構成，諸如氟化鈣(CaF2)、氟化鎘(CdF2)及/或氯化鉀(KCl)。
在一些具體實例中，閘電介質層114可與障壁層106磊晶耦合。如所示，閘電介質層114可安置在閘極端子108與緩衝層104之間。在一些具體實例中，介入障壁層106可保護緩衝層104與障壁層106之間的通道界面，且允許在不誘導陷阱或其他缺陷形成的情況下形成閘電介質層114。相反，習知凹槽或沈積過程可暴露通道界面，進而誘導缺陷形成，諸如形成陷阱。
根據各個具體實例，閘電介質層114在與其上形成障壁層106之緩衝層104之表面實質上垂直的方向上的厚度可為約20至約500埃。舉例而言，在一個具體實例中，閘電介質層之厚度可為約100至約200埃。在其他具體實例中，其他厚度可用於閘電介質層114。
閘極端子108可具有軀幹(例如底部)部分及頂部部分，該頂部部分可沿與其上製造有堆疊101之基板102之表面平行方向實質上相反的方向延伸離開軀幹部分，如圖1中所示。閘極端子108之軀幹部分及頂部部分的該組態可稱為T形場板閘極。亦即，在一些具體實例中，閘極端子108可具有積體場板(例如閘極端子108之頂部部分)，該場板可在閘極端 子108與汲極端子112之間增加崩潰電壓及/或減少電場。積體場板可促成IC器件100之更高電壓運作。在其他具體實例中，閘極端子108可不為T-形。舉例而言，閘極端子108可包括實質上矩形之橫截面。
另外地或可替代地，IC器件100可包括電介質層118。電介質層118可促成IC器件100之高功率運作。電介質層118可安置在閘極端子108兩側上之障壁層106上。如所示，閘極端子108之頂部部分可在整個電介質層118上延伸。電介質層118可由任何適合之材料或多種材料(諸如氮化物或氧化物)構成。在一些具體實例中，電介質層118可由複數個層及/或化合物構成。
在一些具體實例中，閘電介質層114可安置在閘極端子108與電介質層118之間。在其他具體實例中，閘極端子108可直接耦合至電介質層118上。在一些該等具體實例中，閘電介質層114可實質上僅安置在閘極端子108之底部與障壁層106之間(例如圖2中所示，下文進一步論述)。在其他具體實例中，閘電介質層114可安置在障壁層106上方之覆蓋層中(例如圖3所示，下文進一步論述)。在彼情況下，電介質層118(若包括)可安置在閘電介質層114上方。
IC器件100之其他具體實例可不包括電介質層118。IC器件100之一些具體實例未在圖1中表示可包括的一或多個額外層。舉例而言，一些具體實例可包括一或多個鈍化層。
在各個具體實例中，在障壁層106上可形成IC器件100之源極端子110及汲極端子112。源極端子110及汲極端子112可由導電材料(諸如金屬)構成。在一個具體實例中，源極端子110及汲極端子112可包 括鈦(Ti)、鋁(Al)、鉬(Mo)、金(Au)及/或矽(Si)。在其他具體實例中可使用其他材料。
在各個具體實例中，源極端子110及汲極端子112可穿過障壁層106延伸至緩衝層104中。舉例而言，源極端子110及汲極端子112可擴散穿過障壁層106。或者，障壁層可經蝕刻，且在經蝕刻之部分中可再生經摻雜之氮化物材料。導電材料(例如金屬)可在經摻雜之氮化物材料上沈積以形成源極端子110及/或汲極端子112。
圖2根據各個具體實例展示D模式IC器件200。D模式IC器件200使用相對於源極電壓之負閘極電壓以夾止IC器件200中之電流。IC器件200可為電晶體，諸如HEMT器件。
IC器件200可包括與IC器件100類似之層。舉例而言，如圖2中所示，IC器件200可包括在基板202上形成之緩衝層204，及在緩衝層204上形成之障壁層206。IC器件200可進一步包括閘極端子208、源極端子210及汲極端子212。閘電介質層214可安置在閘極端子208與障壁層206之間。閘電介質層214可包括如本文中所論述的基於氟或氯之化合物。
如所示，D模式IC器件200在障壁層206中可不包括凹槽。另外，顯示在圖2中之閘電介質層214可僅安置在閘極端子208之底部與障壁層206之間。在一些具體實例中，閘極端子208可直接耦合至電介質層218上。其他具體實例可包括比圖2中所顯示者更多或更少的層。另外地或可替代地，其他具體實例可包括與圖2中所顯示排列不同的層。
在各個具體實例中，IC器件200可經組態成在閘極端子208處接收控制信號，以控制在源極端子210與汲極端子212之間通道中的電 流。閘電介質層214可允許使用與之前D模式IC器件相比更高電壓的控制信號。舉例而言，IC器件200之運作範圍(在該運作範圍內電壓之變化產生通道中電流之相應變化)可自IC器件之夾止電壓(亦稱為臨限電壓)至最大電壓。在一些具體實例中，最大電壓可為約8伏或以上。在一些具體實例中，夾止電壓可為約-4伏。因此，閘電介質層214可為IC器件200提供較寬運作範圍，進而允許對通道進行更多控制。
圖3根據各個具體實例展示替代性D模式IC器件300。IC器件300包括與IC器件200類似之層，包括基板302、緩衝層304及障壁層306。然而，IC器件300包括在障壁層306上作為覆蓋層沈積的閘電介質層314。閘極端子308及電介質層318(若包括)可安置在閘電介質層314上方。對於源極端子310及汲極端子312，可移除(例如蝕刻)閘電介質層318之部分。在一些具體實例中，在源極端子310及汲極端子312之位置下方亦可移除障壁層306之部分。在障壁層306之經移除部分中可再生經摻雜之氮化物材料，且在所再生之經摻雜氮化物材料的各別部分上可形成源極端子310及汲極端子312。
在各個具體實例中，IC器件100、200及/或300可用於射頻(RF)、邏輯及/或功率轉換應用。舉例而言，IC器件100、200及/或300可為電源開關應用提供有效開關器件，該等電源開關應用包括功率調節應用，諸如交流電(Alternating Current；AC)-直流電(Direct Current；DC)轉換器、DC-DC轉換器、DC-AC及其類似應用。
圖4為一種根據各個具體實例製造E模式積體電路器件(例如圖1之IC器件100)之方法400的流程圖。
在402中，方法400包括在基板(例如基板102)上形成緩衝層(例如緩衝層104)。形成緩衝層可包括在基板上磊晶沈積緩衝層材料。在一些具體實例中，緩衝層可由多個層構成。在一些具體實例中，緩衝層可包括氮化鎵(GaN)。在一些具體實例中，在基板上可形成成核層，且在成核層上方可形成緩衝層。
在404中，方法400可進一步包括在緩衝層上形成障壁層(例如障壁層106)。形成障壁層可包括在緩衝層上沈積障壁層材料(例如藉由化學氣相沈積)。在一些具體實例中，障壁層可由多個層構成。在其他具體實例中，障壁層可藉由沈積單層材料來形成。
在406中，方法400可進一步包括在障壁層中蝕刻凹槽(例如凹槽116)。蝕刻可包括移除障壁層之一部分以形成凹槽。凹槽可或可不穿過障壁層延伸至緩衝層。
在408中，方法400可進一步包括在凹槽中形成閘電介質層(例如閘電介質層114)。閘電介質層可包括基於氟或氯之化合物，如本文中所論述。形成閘電介質層可包括在凹槽中沈積基於氟或氯之化合物。基於氟或氯之化合物可磊晶沈積或在多晶層中沈積。適合之沈積法包括(但不限於)分子束磊晶法、原子層沈積、濺射、蒸發及物理氣相沈積。在一些具體實例中，沈積閘電介質層包括沈積厚度為約20至約500埃的閘電介質層材料。
在410中，方法400可進一步包括在電介質層上形成閘極端子(例如閘極端子108)。電介質層可安置在閘極端子與障壁層及/或緩衝層之間。舉例而言，閘極端子可藉由電介質層而與障壁層及/或緩衝層分離。 閘極端子可包括導電材料，諸如金屬。在一些具體實例中，閘極端子可藉由蒸發形成。
在412中，方法400可進一步包括在障壁層上形成源極端子(例如源極端子110)及汲極端子(例如汲極端子112)。形成源極端子及汲極端子可包括例如在障壁層上蒸發金屬。在一些具體實例中，源極端子及/或汲極端子可擴散至緩衝層。在其他具體實例中，障壁層可經蝕刻，及在障壁層經蝕刻之部分中可再生經摻雜之氮化物材料。源極端子及/或汲極端子可在所再生之經摻雜氮化物材料上沈積。
各個操作被描述為以最有助於理解所主張之主題的方式依次排列的多個不連續操作，然而，所描述之次序不應解釋為暗示此等操作必須依賴於次序。詳言之，此等操作可不以所展示之順序進行。所描述之操作可以與所描述之具體實例不同的次序進行。可進行各種額外操作，且/或所描述之操作可在其他具體實例中忽略。
本文所描述之IC器件(例如IC器件100、200及/或300)的具體實例及包括該IC器件之裝置可併入各種其他裝置及系統中。在圖5中展示實例系統500之方塊圖。如圖所示，系統500包括功率放大器(PA)模組502，該模組在一些具體實例中可為射頻(RF)PA模組。系統500可包括如圖所示與功率放大器模組502耦合之收發器504。功率放大器模組502可包括一或多個本文所描述之IC器件(例如IC器件100、200及/或300)。
功率放大器模組502可自收發器504接收RF輸入信號(RFin)。功率放大器模組502可放大RF輸入信號(RFin)以提供RF輸出信號(RFout)。RF輸入信號(RFin)及RF輸出信號(RFout)可均為傳輸 鏈之一部分，在圖5中分別由Tx-RFin及Tx-RFout標註。
可將經放大之RF輸出信號(RFout)提供至天線開關模組(ASM)506，該模組藉助於天線結構508來實現RF輸出信號(RFout)之空中(OTA)傳輸。ASM 506亦可藉助於天線結構508來接收RF信號，且沿接收鏈將所接受之RF信號(Rx)耦合至收發器504。
在各個具體實例中，天線結構508可包括一或多個定向及/或全向天線，包括例如雙極天線、單極天線、平板天線、環形天線、微帶天線或適合於RF信號之OTA傳輸/接收的任何其他類型之天線。
系統500可為包括功率放大之任何系統。IC器件(例如IC器件100、200或300)可為電源開關應用提供有效開關器件，該等電源開關應用包括功率調節應用，諸如交流電(AC)-直流電(DC)轉換器、DC-DC轉換器、DC-AC轉換器及其類似應用。在各個具體實例中，系統500可尤其適用於在高射頻功率及頻率下進行功率放大。舉例而言，系統500可適合於陸地及衛星通信、雷達系統及可能的各種工業及醫學應用中的任何一或多者。更特定言之，在各個具體實例中，系統500可選自雷達器件、衛星通信器件、移動手機、行動電話基台、廣播無線電或電視放大器系統中之一者。
儘管本文已出於描述之目的展示及描述了某些具體實例，但在不背離本發明之範疇的情況下，經計算以達成相同目的之多種替代及/或等效具體實例或實施方式可用於替代所展示及描述之具體實例。本申請案意欲涵蓋本文中所論述之具體實例的任何修改或變化。因此，顯然期望本文所描述之具體實例僅由申請專利範圍及其等效物來限制。
藉由以下【實施方式】結合隨附圖式，將容易理解具體實例。為便於此描述，類似參考數字表示類似結構元件。在隨附圖式之各圖中藉助於實例而非限制性地展示具體實例。
圖1根據各個具體實例示意性地展示積體電路(IC)器件之橫截面圖。
圖2根據各個具體實例示意性地展示另一個IC器件之橫截面圖。
圖3根據各個具體實例示意性地展示又另一個IC器件之橫截面圖。
圖4為一種根據各個具體實例製造IC器件之方法的流程圖。
圖5根據各個具體實例示意性地展示包括IC器件之實例系統。
100‧‧‧積體電路(IC)器件
101‧‧‧堆疊
102‧‧‧基板
104‧‧‧緩衝層
106‧‧‧障壁層
108‧‧‧閘極端子
110‧‧‧源極端子
112‧‧‧汲極端子
114‧‧‧閘電介質層
116‧‧‧凹槽
118‧‧‧電介質層

Claims (21)

  1. 一種增強模式高電子遷移率電晶體(HEMT)器件，其包含：安置在基板上之緩衝層，該緩衝層包括基於氮化物之第一材料；安置在該緩衝層上之障壁層，該障壁層包括基於氮化物之第二材料且具有大於緩衝層之帶隙能量的帶隙能量；安置在該障壁層中之凹槽，該凹槽不延伸至緩衝層中；安置在該凹槽中之閘電介質層，該閘電介質層由氟化鈣(CaF2)、氟化鎘(CdF2)或氯化鉀(KCl)所形成；及安置在該閘電介質層上之閘極端子，其中該閘電介質層安置在該閘極端子與該障壁層之間或在該閘極端子與該緩衝層之間。
  2. 根據申請專利範圍第1項之增強模式HEMT器件，其中該緩衝層包括氮化鎵(GaN)。
  3. 根據申請專利範圍第2項之增強模式HEMT器件，其中該障壁層包括氮化鋁鎵(AlGaN)、氮化銦鋁(InAlN)或氮化銦鎵鋁(InGaAlN)。
  4. 根據申請專利範圍第1項之增強模式HEMT器件，其中該閘極端子經組態成控制該HEMT器件之開關。
  5. 根據申請專利範圍第1項之增強模式HEMT器件，其中該凹槽不延伸至該緩衝層。
  6. 根據申請專利範圍第1項之增強模式HEMT器件，其中該閘電介質層之厚度為約20埃至約500埃。
  7. 根據申請專利範圍第1項之增強模式HEMT器件，其進一步包含安置在該閘極端子相對側上之該障壁層上的源極端子及汲極端子，其中該閘電 介質層與該源極端子及該汲極端子分離。
  8. 根據申請專利範圍第7項之增強模式HEMT器件，其進一步包含：安置在該閘極端子與該源極端子之間及該閘極端子與該汲極端子之間的該障壁層上的電介質層。
  9. 根據申請專利範圍第8項之增強模式HEMT器件，其中該閘電介質層安置在該閘極端子與該電介質層之間。
  10. 根據申請專利範圍第7項之增強模式HEMT器件，其中該閘極端子經組態成接收控制電壓，以控制該障壁層或緩衝層中電流之開關，且其中該控制電壓之運作範圍高達1.5伏或更高。
  11. 根據申請專利範圍第1項之增強模式HEMT器件，其中閘電介質層之帶隙能量高於障壁層之帶隙能量。
  12. 一種用於製造積體電路器件之方法，其包含：在障壁層中蝕刻凹槽，其中該障壁層安置在緩衝層上方且該緩衝層安置在基板上方，且其中該障壁層包括基於氮化物之第一材料且該緩衝層包括基於氮化物之第二材料；在該凹槽中形成閘電介質層，該閘電介質層包括基於氟或氯之化合物；及在該電介質層上形成閘極端子。
  13. 根據申請專利範圍第12項之方法，其中該閘電介質層藉由分子束磊晶法、原子層沈積、濺射、蒸發或物理氣相沈積來形成。
  14. 根據申請專利範圍第12項之方法，其中該閘電介質層包括氟化鈣(CaF2)、氟化鎘(CdF2)或氯化鉀(KCl)。
  15. 根據申請專利範圍第12項之方法，其中該閘極端子包括藉由蒸發形成之金屬。
  16. 根據申請專利範圍第12項之方法，其進一步包含：在該障壁層上形成源極端子；及在該障壁層上形成汲極端子。
  17. 根據申請專利範圍第16項之方法，其中在該凹槽中形成該閘電介質層包括在該障壁層上形成該基於氟或氯之化合物之覆蓋層，且其中形成該源極端子進一步包括移除該覆蓋層之一部分及在該經移除之部分中形成該源極端子。
  18. 根據申請專利範圍第17項之方法，其中形成該源極端子進一步包括在該源極端子或該汲極端子下方移除該障壁層之一部分，在該障壁層之經移除部分中再生經摻雜之氮化物材料，及在該經摻雜之氮化物材料上方形成該源極端子或該汲極端子。
  19. 根據申請專利範圍第16項之方法，其中該閘極端子經組態成接收控制電壓，以選擇性地激活在該源極端子與該汲極端子之間的電流通道。
  20. 根據申請專利範圍第16項之方法，其中該閘極端子、源極端子及汲極端子包括在高電子遷移率電晶體(HEMT)器件中。
  21. 根據申請專利範圍第12項之方法，其進一步包含：在該基板上形成該緩衝層；及在該緩衝層上形成該障壁層。
TW102137229A 2012-11-26 2013-10-16 具有包括基於氟或氯化合物的閘電介質之基於第三族氮化物的電晶體 TWI605588B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/685,560 US9029914B2 (en) 2012-11-26 2012-11-26 Group III-nitride-based transistor with gate dielectric including a fluoride -or chloride- based compound

Publications (2)

Publication Number Publication Date
TW201431068A TW201431068A (zh) 2014-08-01
TWI605588B true TWI605588B (zh) 2017-11-11

Family

ID=50679119

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102137229A TWI605588B (zh) 2012-11-26 2013-10-16 具有包括基於氟或氯化合物的閘電介質之基於第三族氮化物的電晶體

Country Status (4)

Country Link
US (1) US9029914B2 (zh)
JP (1) JP6279294B2 (zh)
DE (1) DE102013019401A1 (zh)
TW (1) TWI605588B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150214127A1 (en) * 2014-01-24 2015-07-30 Qualcomm Incorporated Integrated device comprising a substrate with aligning trench and/or cooling cavity
US9910133B2 (en) * 2015-02-25 2018-03-06 Infineon Technologies Ag Systems and methods for cascading radar chips having a low leakage buffer
TWI569439B (zh) * 2015-03-31 2017-02-01 晶元光電股份有限公司 半導體單元
US10529808B2 (en) 2016-04-01 2020-01-07 Intel Corporation Dopant diffusion barrier for source/drain to curb dopant atom diffusion
WO2018037530A1 (ja) * 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置およびその製造方法
CN107919395A (zh) * 2017-10-26 2018-04-17 西安电子科技大学 基于CaF2栅介质的零栅源间距金刚石场效应晶体管及制作方法
US20190334021A1 (en) * 2018-02-09 2019-10-31 Semiconductor Components Industries, Llc Electronic Device Including a Conductive Layer Including a Ta Si Compound and a Process of Forming the Same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310696A (en) * 1989-06-16 1994-05-10 Massachusetts Institute Of Technology Chemical method for the modification of a substrate surface to accomplish heteroepitaxial crystal growth
EP1228537A1 (en) * 1999-06-14 2002-08-07 AUGUSTO, Carlos Jorge Ramiro Proenca Stacked wavelength-selective opto-electronic device
EP1294016A1 (en) * 2001-09-18 2003-03-19 Paul Scherrer Institut Formation of self-organized stacked islands for self-aligned contacts of low dimensional structures
KR100544145B1 (ko) * 2004-05-24 2006-01-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
US8482035B2 (en) * 2005-07-29 2013-07-09 International Rectifier Corporation Enhancement mode III-nitride transistors with single gate Dielectric structure
US7534710B2 (en) * 2005-12-22 2009-05-19 International Business Machines Corporation Coupled quantum well devices (CQWD) containing two or more direct selective contacts and methods of making same
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
US20080023703A1 (en) * 2006-07-31 2008-01-31 Randy Hoffman System and method for manufacturing a thin-film device
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US7838904B2 (en) * 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
KR101143706B1 (ko) * 2008-09-24 2012-05-09 인터내셔널 비지네스 머신즈 코포레이션 나노전자 소자
JP4968747B2 (ja) * 2009-02-03 2012-07-04 シャープ株式会社 Ｉｉｉ−ｖ族化合物半導体素子
EP2360728B1 (en) * 2010-02-12 2020-04-29 Infineon Technologies Americas Corp. Enhancement mode III-nitride transistors with single gate dielectric structure
JP2012169406A (ja) * 2011-02-14 2012-09-06 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタ
US20130099284A1 (en) 2011-10-20 2013-04-25 Triquint Semiconductor, Inc. Group iii-nitride metal-insulator-semiconductor heterostructure field-effect transistors

Also Published As

Publication number Publication date
TW201431068A (zh) 2014-08-01
DE102013019401A1 (de) 2014-05-28
JP6279294B2 (ja) 2018-02-14
US20140145243A1 (en) 2014-05-29
JP2014107566A (ja) 2014-06-09
US9029914B2 (en) 2015-05-12

Similar Documents

Publication Publication Date Title
JP6554530B2 (ja) 再成長構造を用いたｉｉｉ族窒化物トランジスタ
US9054167B2 (en) High electron mobility transistor structure and method
TWI605588B (zh) 具有包括基於氟或氯化合物的閘電介質之基於第三族氮化物的電晶體
US20130320349A1 (en) In-situ barrier oxidation techniques and configurations
US20130313561A1 (en) Group iii-nitride transistor with charge-inducing layer
US20130099284A1 (en) Group iii-nitride metal-insulator-semiconductor heterostructure field-effect transistors
US9112010B2 (en) Nitride-based semiconductor device
US8344420B1 (en) Enhancement-mode gallium nitride high electron mobility transistor
JP6510815B2 (ja) ドープされた窒化ガリウム高電子移動度トランジスタ
US10128363B2 (en) Field effect transistor
US20210043744A1 (en) Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
US20240030332A1 (en) Semiconductor device, semiconductor module, and wireless communication apparatus
CN108352408B (zh) 半导体装置、电子部件、电子设备以及半导体装置的制造方法
US20220416065A1 (en) Semiconductor device, electric circuit, and wireless communication apparatus

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees