TWI597552B - 畫素結構 - Google Patents
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Description
本發明係有關於一種畫素結構,特別是有關於一種高穿透率及可有效控制電容耦合效應之畫素結構。
在垂直配向(vertical alignment,VA)的廣視角技術中,液晶分子在其不同相位交界處的效率不佳,致整體面板的穿透率下降;另外,在半導體製程中由於金屬走線是不透光的,亦會導致面板穿透率下降;一般而言,在畫素電極的設計上會最佳化穿透率,例如將液晶效率不佳的面積減少是設計者的共識,但,此動作往往帶來光學品味上的問題,例如:電容耦合效應過大,產生串音現象,或是正負半週電壓對稱性過差,致製造生產難度提昇,良率下降,以及產品信賴性不佳等。
”Feedthrough”是電晶體由元件打開至元件關閉時所產生的電容耦合效應,因電壓是由高至低(以CMI公司為例),因此,耦合方向是將畫素電極的電壓向下拉扯;液晶分子會在正負半週的交流狀態下驅動,目的是為防止液晶分子極化而失去原本特性;此時,若feedthrough過大會使正負半週對稱性變差,進而衍生出製造上及光學品味上的問題。
本發明之一實施例,提供一種畫素結構,包括:一第一次畫素列,包括複數個次畫素,電性連接於一第一掃描線;以及一第二次畫素列,包括複數個次畫素,其中該第一掃描線通過該第二次畫素列之該等次畫素中之一區域。
該第一次畫素列與該第二次畫素列之該等次畫素為矩形、菱形或多邊形。
該第一次畫素列之該等次畫素包括紅色、藍色或綠色次畫素其中之一或其組合。
該第二次畫素列之該等次畫素包括紅色、藍色或綠色次畫素其中之一或其組合。
該第一掃描線通過該第二次畫素列之該等次畫素中之該區域係對應至一液晶暗紋區。
該第二次畫素列之該等次畫素分別設置於該第一次畫素列之該等次畫素之間,以使該第一次畫素列之該等次畫素與該第二次畫素列之該等次畫素呈錯位排列態樣。
本發明畫素結構更包括複數條第一訊號線,通過該第一次畫素列之該等次畫素中之一區域。
該等第一訊號線通過該第一次畫素列之該等次畫素中之該區域係對應至一液晶暗紋區。
本發明畫素結構更包括複數條第二訊號線,通過該第二次畫素列之該等次畫素中之一區域。
該等第二訊號線通過該第二次畫素列之該等次畫素中之該區域係對應至一液晶暗紋區。
本發明畫素結構更包括複數條共用電極,設置於該第一次畫素列與該第二次畫素列之該等次畫素之邊緣。
該等共用電極呈鋸齒狀或凹凸狀。
該第一掃描線通過該第一次畫素列之該等次畫素之邊緣,並與該等第一訊號線垂直。
該第一掃描線通過該第二次畫素列之該等次畫素之中心位置。
本發明畫素結構更包括複數個驅動元件,其中每一驅動元件同時控制一條第一訊號線與一條第二訊號線。
本發明畫素結構更包括複數個驅動電晶體,其中該等驅動電晶體電性連接於該第一次畫素列之該等次畫素,並設置於該第二次畫素列之兩相鄰次畫素之間。
本發明利用相鄰(不同列)次畫素的錯位排列使例如第一次畫素列的掃描線(scan line)得以埋藏於例如第二次畫素列中對應至液晶暗紋的區域,此作法即是將不透光的金屬走線(例如掃描線及訊號線)與液晶效率差的液晶暗紋作結合,而達到最大化穿透率的目的,同時,因例如第二次畫素列的畫素電極(ITO)所跨過的走線為例如第一次畫素列的掃描線,因此,電容耦合效應(”feedthrough”)不會增加,明顯降低了習知為使穿透率最大化而伴隨產生的副作用。
為讓本發明之上述目的、特徵及優點能更明顯易懂,下文特舉一較佳實施例,作詳細說明如下:
請參閱第1A圖,根據本發明之一實施例,說明一種畫素結構。畫素結構10包括一第一次畫素列12與一第二次畫素列14。第一次畫素列12包括複數個次畫素16,電性連接於一第一掃描線18。第二次畫素列14包括複數個次畫素20。值得注意的是,第一掃描線18通過第二次畫素列14的次畫素20中的一區域,例如第一掃描線18通過第二次畫素列14的次畫素20的中心位置24。
在此實施例中,第一次畫素列12與第二次畫素列14的次畫素16、20為菱形。然,本發明並不限定於此,在其他實施例中,第一次畫素列12與第二次畫素列14的次畫素16、20亦可為矩形或多邊形。請參閱第1B圖,根據本發明之另一實施例,說明一種畫素結構。畫素結構100包括一第一次畫素列120與一第二次畫素列140。第一次畫素列120包括複數個次畫素160,電性連接於一第一掃描線180。第二次畫素列140包括複數個次畫素200。值得注意的是,第一掃描線180通過第二次畫素列140的次畫素200中的一區域,例如第一掃描線180通過第二次畫素列140的次畫素200的中心位置240。
在此實施例中,第一次畫素列120與第二次畫素列140的次畫素160、200為矩形。
接著,請參閱第3A~3B圖,第一次畫素列12的次畫素16可包括紅色、藍色與綠色次畫素之組合,例如紅色次畫素R、藍色次畫素B與綠色次畫素G以橫向排列(如第3A圖所示)。同樣地,第二次畫素列14的次畫素20亦可包括紅色、藍色與綠色次畫素之組合,例如紅色次畫素R、藍色次畫素B與綠色次畫素G以橫向排列(如第3A圖所示)。此外,請參閱第3B圖,第一次畫素列12的次畫素16亦可包括紅色、藍色或綠色次畫素其中之一,例如紅色次畫素R,第二次畫素列14的次畫素20亦可包括紅色、藍色或綠色次畫素其中之一,例如綠色次畫素G,第三次畫素列15的次畫素21可包括紅色、藍色或綠色次畫素其中之一,例如藍色次畫素B,第四次畫素列17的次畫素23可包括紅色、藍色或綠色次畫素其中之一,例如紅色次畫素R,第五次畫素列19的次畫素25可包括紅色、藍色或綠色次畫素其中之一,例如綠色次畫素G,使得例如紅色次畫素16(R)、藍色次畫素21(B)與綠色次畫素25(G)以例如縱向的方式排列。
值得注意的是,第一掃描線18通過第二次畫素列14的次畫素20中的區域可對應至一液晶暗紋區。此處所指之液晶暗紋區係由於位在不同液晶排列方向區域交界的液晶無法因應電場而正確排列所致。此外,由第1A圖可看出,第二次畫素列14的次畫素20分別設置於第一次畫素列12的次畫素16之間,以使第一次畫素列12的次畫素16與第二次畫素列14的次畫素20呈錯位排列態樣。
此外,仍請參閱第1A圖,本發明畫素結構10更包括複數條第一訊號線26,通過第一次畫素列12的次畫素16中對應至一液晶暗紋區的區域,例如第一訊號線26通過第一次畫素列12的次畫素16的中心位置28。本發明畫素結構10更包括複數條第二訊號線26’,通過第二次畫素列14的次畫素20中對應至一液晶暗紋區的區域,例如第二訊號線26’通過第二次畫素列14的次畫素20的中心位置24。
值得注意的是,第一掃描線18通過第一次畫素列12的次畫素16的邊緣22,並與第一訊號線26垂直。
本發明畫素結構10更包括複數條共用電極30,設置於第一次畫素列12與第二次畫素列14的次畫素16、20的邊緣,例如共用電極30呈鋸齒狀(zigzag)分布態樣,如第1A圖所示。
本發明畫素結構10更包括複數個驅動電晶體34,電性連接於第一次畫素列12的次畫素16,並設置於第二次畫素列14的兩相鄰次畫素(20、20)之間。
在另一實施例中,請參閱第1B圖,本發明畫素結構100更包括複數條第一訊號線260,通過第一次畫素列120的次畫素160中對應至一液晶暗紋區的區域,例如第一訊號線260通過第一次畫素列120的次畫素160的中心位置280。本發明畫素結構100更包括複數條第二訊號線260’,通過第二次畫素列140的次畫素200中對應至一液晶暗紋區的區域,例如第二訊號線260’通過第二次畫素列140的次畫素200的中心位置240。
值得注意的是,第一掃描線180通過第一次畫素列120的次畫素160的邊緣220,並與第一訊號線260垂直。
本發明畫素結構100更包括複數條共用電極300,設置於第一次畫素列120與第二次畫素列140的次畫素160、200的邊緣,例如共用電極300呈凹凸狀分布態樣,如第1B圖所示。
本發明畫素結構100更包括複數個驅動電晶體340,電性連接於第一次畫素列120的次畫素160,並設置於第二次畫素列140的兩相鄰次畫素(200、200)之間。
此外,請參閱第2圖,本發明畫素結構10更包括複數個驅動元件32,值得注意的是,每一驅動元件32可同時控制一條第一訊號線26與一條第二訊號線26’。
本發明利用相鄰(不同列)次畫素的錯位排列使例如第一次畫素列的掃描線(scan line)得以埋藏於例如第二次畫素列中對應至液晶暗紋的區域,此作法即是將不透光的金屬走線(例如掃描線及訊號線)與液晶效率差的液晶暗紋作結合,而達到最大化穿透率的目的,同時,因例如第二次畫素列的畫素電極(ITO)所跨過的走線為例如第一次畫素列的掃描線,因此,電容耦合效應(”feedthrough”)不會增加,明顯降低了習知為使穿透率最大化而伴隨產生的副作用。
雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明,任何熟習此項技藝者,在不脫離本發明之精神和範圍內,當可作更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、100...畫素結構
12、120...第一次畫素列
14、140...第二次畫素列
15...第三次畫素列
16、20、160、200、21、23、25...次畫素
17...第四次畫素列
18、180...第一掃描線
19...第五次畫素列
22、220...次畫素之邊緣
24、28、240、280...次畫素之中心位置
26、260...第一訊號線
26’、260’...第二訊號線
30、300...共用電極
32...驅動元件
34、340...驅動電晶體
B...藍色次畫素
G...綠色次畫素
R...紅色次畫素
第1A圖係根據本發明之一實施例,揭露一種畫素結構之上視圖;
第1B圖係根據本發明之一實施例,揭露一種畫素結構之上視圖;
第2圖係根據本發明之一實施例,揭露一種畫素結構之上視圖;
第3A圖係根據本發明之一實施例,揭露一種畫素結構之上視圖;以及
第3B圖係根據本發明之一實施例,揭露一種畫素結構之上視圖。
10...畫素結構
12...第一次畫素列
14...第二次畫素列
16、20...次畫素
18...第一掃描線
22...次畫素之邊緣
24、28...次畫素之中心位置
26...第一訊號線
26’...第二訊號線
30...共用電極
34...驅動電晶體
Claims (16)
- 一種畫素結構,包括:一第一掃描線;一第一次畫素列,包括複數個第一次畫素,電性連接於該第一掃描線;以及一第二次畫素列,包括複數個第二次畫素,其中該第一掃描線通過該等第二次畫素之一區域以及該等第一次畫素之邊緣。
- 如申請專利範圍第1項所述之畫素結構,其中該第一次畫素列與該第二次畫素列之該等次畫素為矩形、菱形或多邊形。
- 如申請專利範圍第1項所述之畫素結構,其中該第一次畫素列之該等次畫素包括紅色、藍色或綠色次畫素其中之一或其組合。
- 如申請專利範圍第1項所述之畫素結構,其中該第二次畫素列之該等次畫素包括紅色、藍色或綠色次畫素其中之一或其組合。
- 如申請專利範圍第1項所述之畫素結構,其中該第一掃描線通過該第二次畫素列之該等次畫素中之該區域係對應至一液晶暗紋區。
- 如申請專利範圍第1項所述之畫素結構,其中該第二次畫素列之該等次畫素分別設置於該第一次畫素列之該等次畫素之間,以使該第一次畫素列之該等次畫素與該第二次畫素列之該等次畫素呈錯位排列態樣。
- 如申請專利範圍第1項所述之畫素結構,更包括複數條第一訊號線,通過該第一次畫素列之該等次畫素中之一區域。
- 如申請專利範圍第7項所述之畫素結構,其中該等第一訊號線通過該第一次畫素列之該等次畫素中之該區域係對應至一液晶暗紋區。
- 如申請專利範圍第7項所述之畫素結構,更包括複數條第二訊號線,通過該第二次畫素列之該等次畫素中之一區域。
- 如申請專利範圍第9項所述之畫素結構,其中該等第二訊號線通過該第二次畫素列之該等次畫素中之該區域係對應至一液晶暗紋區。
- 如申請專利範圍第1項所述之畫素結構,更包括複數條共用電極,設置於該第一次畫素列與該第二次畫素列之該等次畫素之邊緣。
- 如申請專利範圍第11項所述之畫素結構,其中該等共用電極呈鋸齒狀或凹凸狀。
- 如申請專利範圍第7項所述之畫素結構,其中該第一掃描線與該等第一訊號線垂直。
- 如申請專利範圍第1項所述之畫素結構,其中該第一掃描線通過該第二次畫素列之該等次畫素之中心位置。
- 如申請專利範圍第9項所述之畫素結構,更包括複數個驅動元件,其中每一驅動元件同時控制一條第一訊號線與一條第二訊號線。
- 如申請專利範圍第1項所述之畫素結構,更包括複數個驅動電晶體,其中該等驅動電晶體電性連接於該第一次畫素列之該等次畫素,並設置於該第二次畫素列之兩相鄰次畫素之間。
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