TWI596616B - 胞元間干擾的消除 - Google Patents

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Description

胞元間干擾的消除
本發明主要涉及半導體記憶體，尤其涉及快閃記憶體中的干擾消除。
在此提供的背景描述係一般用於呈現本發明的習知技術與本案之前後關係。就此背景部份所敘述發明人的作品以及不適格作為申請時之先前技術所描述之觀點而言，均不可明示或暗示地被當作核駁本發明之先前技術。
記憶體積體電路(ICs)包括記憶體陣列。該記憶體陣列包括以行和列排列的記憶體單元。該記憶體單元可以包括揮發性記憶體或非揮發性記憶體的單元。當從記憶體單元中移除電源時，揮發性記憶體亦損失儲存在該記憶體單元中的資料。當從該記憶體單元中移除電源時，非揮發性記憶體保留儲存於該記憶體單元中的資料。
記憶體陣列的行和列中的記憶體單元通過選擇行的字元線(WLs)和選擇列的位元線(BLs)來定址。該記憶體ICs包括WL和BL解碼器，其在讀/寫(R/W)和擦除/編程(EP)操作期間分別選擇WLs和BLs。
在第1圖中，記憶體IC 10包括記憶體陣列12、WL解碼器16、BL解碼器18、以及控制模組19。該記憶體陣列12包括如圖所示以行和列排列的記憶體單元14。該WL解碼器16和BL解碼器18根據在R/W和EP操作期間選擇的記憶體單元14的位址來分別選擇WLs和BLs。
控制模組19接收來自主機(圖未示)的指令(例如，讀、寫、擦除、編程等)。控制模組19將資料讀寫在所選擇的記憶體單元14中。此外，當記憶體單元14包括非揮發性記憶體如快閃記憶體的單元時，該控制模組19擦除並編程所選擇的記憶體單元14(例如，在一個或更多個區塊或頁中)。
僅舉例，記憶體單元14可以包括NAND或NOR快閃記憶體的單元。每一個記憶體單元14可以被編程以儲存資訊的N個二進位數字(字位)，其中N為大於或等於1的整數。因此，每一個記憶體單元14可以具有2N狀態。為了在每一單元中儲存N位元，每一個記憶體單元14可以包括一電晶體，其具有2N可編程的臨界電壓(以下簡稱為臨界電壓)。該電晶體的2N臨界電壓分別表示記憶體單元14的2N狀態。
在第2圖中，記憶體單元14-i可以包括具有臨界電壓VT的電晶體50。該電晶體50可以包括浮動閘極G(以下簡稱為閘極G)、源極S、以及汲極D。在寫入操作期間儲存於閘極G的電荷數量決定臨界電壓VT的值和該記憶體單元14-i的狀態。
僅舉例，電晶體50根據閘極G中儲存的電荷數量可以具有兩個可編程的臨界電壓VT1和VT2。當閘極G中儲存的電荷數量為Q1時，電晶體50的臨界電壓為VT1。當閘極G中儲存的電荷數量為Q2時，電晶體50的臨界電壓為VT2。根據閘極G中儲存的電荷數量，具有大於或等於VT1或VT2的值的閘極電壓(即，VGS)可以開啟電晶體50(即，產生預定汲極電流)。
記憶體單元14的狀態(即，記憶體單元14中儲存的資料)係藉由測量電晶體50的臨界電壓VT來讀取。臨界電壓VT不能被直接讀取。反倒是臨界電壓VT可藉由對閘極G施加閘極電壓並且感測汲極電流來測量。該汲極電流則藉由施加通過電晶體50的源極S和汲極D的小電壓來感測。
當閘極電壓小於臨界電壓VT時，電晶體50關閉，且汲極電流非常微弱(接近於0)。相反地，當閘極電壓大於或等於臨界電壓VT時，電晶體50開啟，汲極電流變高(即，等於與VT對應的預定汲極電流)。產生高汲極電流的閘極電壓的值表示電晶體50的臨界電壓VT。
通常，於記憶體陣列的區塊或分頁中記憶體單元的狀態係同時感測的。區塊中記憶體單元的電晶體的閘極連接至WL。選擇WL，並且向該WL施加電壓。當電晶體的汲極電流首次超過預定(預先編程過的)數值時，N位元記憶體單元的狀態藉由在WL上的(2N-1)步進穿越電壓而感測並且決定電晶體的臨界電壓。
在第3A圖和第3B圖中，電晶體50的臨界電壓如下方式測量。僅舉例，電晶體50可以具有四個臨界電壓VT1至VT4的其中之一，其中 VT1<VT2<VT3<VT4。因此，該記憶體單元14-i可以具有四個狀態00，01，10以及11的其中之一。
在第3A圖中，控制模組19包括電壓產生器20和電流感測放大器22。電流感測放大器的數量等於BLs的數量。例如，當IC 10包括B BLs時，電流感測放大器22分別包括用於B BLs之B電流感測放大器，其中B為大於1的整數。
在第3B圖中，當決定了記憶體單元的狀態時，WL解碼器16選擇包含記憶體單元14-1、14-2、…、14-I，…、以及14-n(統稱為記憶體單元14)的WL。每一個記憶體單元14包括類似於電晶體50的電晶體。該電晶體被示為儲存電荷於閘極中的電容C。
當開始讀取操作時，電壓產生器20供給電壓(例如，階梯式電壓)至WL解碼器16。WL解碼器16輸入電壓至所選擇的WL。因此，電壓係施加到所選擇的WL上的電晶體的閘極。
電流感測放大器22包括用於每一個BL的一電流感測放大器。例如，電流感測放大器22-i與位元線BL-i連接，並且感測流過記憶體單元14-i的電晶體50的汲極電流。電流感測放大器22-i藉由向電晶體50的源極和汲極施加小電壓來感測汲極電流。
每一個電流感測放大器感測通過記憶體單元14之各個電晶體的汲極電流。控制模組19根據各個電流感測放大器22所感測的汲極電流來測量電晶體的臨界電壓。
一種系統，包括：一讀取模組，其被配置以藉由讀取沿記憶體陣列的第一字元線的記憶體單元，產生關於沿著記憶體陣列的第一位元線和第一字元線設置的第一記憶體單元的第一資訊。該記憶體單元包括第一記憶體單元。該第一資訊表示相對於施加至第一字元線以讀取記憶體單元之複數個臨界電壓之第一記憶體單元的臨界電壓分佈的位置。該讀取模組被配置以藉由讀取第二記憶體單元產生關於第二記憶體單元的第二資訊。第二記憶體單元係沿著(i)第一字元線，(ii)與第一字元線相鄰的第二字元線，或者(iii)與第一位元線相鄰的第二位元線設置。該第二資訊表 示對第一記憶體單元造成干擾的第二記憶體單元的狀態。該系統進一步包括一補償模組，被配置以根據(i)第一資訊以及(ii)第二資訊補償由第二記憶體單元的狀態所造成的干擾。
在其他特徵中，該補償模組被配置以使用對應於(i)該第一資訊以及(ii)對應於對該第一記憶體單元造成干擾的第二記憶體單元的狀態的臨界電壓分佈之分佈數量的對數近似值比，來補償該干擾。
一種系統，包括：一讀取模組，被配置以藉由讀取沿著記憶體陣列的第一字元線的記憶體單元產生關於沿著記憶體陣列的第一位元線和第一字元線設置的第一記憶體單元的第一資訊。該記憶體單元包括該第一記憶體單元。該第一資訊表示相對於施加至第一字元線以讀取記憶體單元之複數個臨界電壓之第一記憶體單元的臨界電壓分佈的位置。該系統進一步包括一狀態決定模組，被配置以決定對第一記憶體單元造成干擾的一個或多個記憶體單元的狀態。該一個或多個記憶體單元沿著(i)第一字元線，(ii)與第一字元線相鄰的第二字元線，或者(iii)與第一位元線相鄰的第二位元線設置。該一個或多個記憶體單元的位置取決於編程該記憶體單元的預定序列。
在其他特徵中，該系統進一步包括一映射模組，被配置以映射對一分佈數量造成相似干擾的一個或多個狀態。該分佈數量表示對第一記憶體單元造成干擾的一個或更多個狀態的臨界電壓分佈。
一種系統，包括：一選擇模組，被配置以選擇沿著記憶體陣列的第一位元線和第一字元線的第一記憶體單元，以及選擇沿著(i)第一字元線，(ii)與第一字元線相鄰的第二字元線，或者(iii)與第一位元線相鄰的第二位元線設置的第二記憶體單元。該第二記憶體單元的位置根據編程記憶體單元的預定序列來選擇。該系統進一步包括一讀-寫模組，被配置以在第一記憶體單元中寫入資料，接著在第二記憶體單元中寫入資料，並且讀取第一記憶體單元和第二記憶體單元的資料。該系統進一步包括一檢測模組，其被配置以偵測對第一記憶體單元造成干擾的第二記憶體的一個或更多個狀態。
在其他特徵中，該系統進一步包括一讀取模組，被配置以藉由讀取沿著記憶體陣列的第一字元線的記憶體單元產生關於第一記憶體單 元的第一資訊。該記憶體單元包括第一記憶體單元。該第一資訊表示相對於施加至第一字元線以讀取記憶體單元之複數個臨界電壓之第一記憶體單元的臨界電壓分佈的位置。該系統進一步包括一狀態決定模組，被配置以決定對第一記憶體單元造成干擾的一個或多個記憶體單元的狀態。該一個或多個記憶體單元包括第二記憶體單元。該一個或多個記憶體單元沿著(i)第一字元線，(ii)與第一字元線相鄰的第二字元線，或者(iii)與第一位元線相鄰的第二位元線設置。該一個或多個記憶體單元的位置係根據編程記憶體單元的預定序列來選擇。
一種方法，包括：藉由讀取沿著記憶體陣列的第一字元線的記憶體單元產生關於沿著記憶體陣列的第一位元線和第一字元線設置的第一記憶體單元的第一資訊。該記憶體單元包括第一記憶體單元。該第一資訊表示相對於施加至第一字元線以讀取記憶體單元之複數個臨界電壓之第一記憶體單元的臨界電壓分佈的位置。該方法進一步包括：藉由讀取第二記憶體單元產生關於第二記憶體單元的第二資訊。該第二記憶體單元沿著(i)第一字元線，(ii)與第一字元線相鄰的第二字元線，或者(iii)與第一位元線相鄰的第二位元線設置。該第二資訊表示對第一記憶體單元造成干擾的第二記憶體單元的狀態。該方法進一步包括根據(i)第一資訊以及(ii)第二資訊來補償由第二記憶體單元的狀態造成的干擾。
在其他特徵中，補償干擾包括：使用對數近似值比，其對應於(i)第一資訊以及(ii)對應於對第一記憶體單元造成干擾的第二記憶體單元的狀態的臨界電壓分佈之分佈數量。
一種方法，包括：選擇沿著記憶體陣列的第一位元線和第一字元線設置的第一記憶體單元。該方法進一步包括選擇沿著(i)第一字元線，(ii)與第一字元線相鄰的第二字元線，或者(iii)與第一位元線相鄰的第二位元線設置的第二記憶體單元。第二記憶體單元的位置係根據編程記憶體單元的預定序列來選擇。該方法進一步包括在第一記憶體單元中寫入資料，接著在第二記憶體單元中寫入資料，並且讀取第一記憶體單元和第二記憶體單元的資料。該方法進一步包括偵測對第一記憶體單元造成干擾的第二記憶體的一個或多個狀態。
在其他特徵中，該方法進一步包括：藉由讀取沿著記憶體陣 列的第一字元線的記憶體單元產生關於第一記憶體單元的第一資訊。該記憶體單元包括第一記憶體單元。該第一資訊表示相對於施加至第一字元線以讀取記憶體單元之複數個臨界電壓之第一記憶體單元的臨界電壓分佈的位置。該方法進一步包括決定對第一記憶體單元造成干擾的一個或多個記憶體單元的狀態。該一個或多個記憶體單元包括第二記憶體單元。該一個或多個記憶體單元沿著(i)第一字元線，(ii)與第一字元線相鄰的第二字元線，或者(iii)與第一位元線相鄰的第二位元線設置。該一個或多個記憶體單元的位置係根據編程記憶體單元的預定序列來選擇。
本發明的更多應用領域將從實施方式、申請專利範圍以及所附圖式中變得明確。該實施方式和特定實施例僅為說明性目的，並不是用來限制本發明的範圍。
10‧‧‧記憶體IC
12‧‧‧記憶體陣列
14‧‧‧記憶體單元
16‧‧‧WL解碼器
18‧‧‧BL解碼器
19‧‧‧控制模組
20‧‧‧電壓產生器
22‧‧‧電流感測放大器
50‧‧‧電晶體
100‧‧‧記憶體積體電路(IC)
102‧‧‧WL/BL解碼模組
104‧‧‧控制模組
110‧‧‧讀取模組
112‧‧‧參考電壓模組
114‧‧‧分級模組
116‧‧‧侵略狀態決定模組
118‧‧‧LLR模組
120‧‧‧補償模組
122‧‧‧映射模組
124‧‧‧解碼模組
200‧‧‧探索模組
202‧‧‧記憶體積體電路
204‧‧‧單元選擇模組
206‧‧‧讀/寫資料產生模組
208‧‧‧侵略單元偵測模組
210‧‧‧干擾圖案偵測模組
250、300、350‧‧‧方法
252、254、256、258、260‧‧‧步驟
302、304、306、308、310、312、314‧‧‧步驟
352、354、356‧‧‧步驟
本發明從實施方式和所附圖式中將更完全理解，其中：第1圖係根據先前技術之記憶體積體電路(IC)的功能性方塊圖；第2圖係根據先前技術之多層記憶體單元的示意圖；第3A圖和第3B圖係根據先前技術中第1圖的記憶體IC的功能性方塊圖；第4A圖係描繪根據本發明之3位元記憶體單元的電荷層分佈；第4B圖係描繪根據本發明由於3位元記憶體單元的週期而導致第4A圖的電荷層分佈的漂移；第5圖係描繪根據本發明用於執行多讀取操作的單一位元單元和參考電壓的臨界電壓分佈；第6A圖係描繪根據本發明之記憶體陣列；第6B圖係描繪根據本發明第6A圖的記憶體陣列中用於編程分頁的表格；第7A圖係顯示根據本發明記憶體陣列中的受害單元和多個侵略單元；第7B圖係顯示根據本發明侵略單元對受害單元的臨界電壓分佈的影響； 第7C圖係顯示根據本發明當受害單元未受到侵略單元的影響時受害單元的總體臨界電壓分佈；第7D圖係顯示根據本發明當受害單元受到侵略單元影響時受害單元的總體臨界電壓分佈；第8圖係顯示根據本發明之二進位指數的直方圖；第9A圖係根據本發明之包含用於補償胞元間干擾的控制模組的記憶體積體電路(IC)的功能性方塊圖；第9B圖係顯示根據本發明用於儲存軟性資訊和侵略狀態資訊的記憶體的佈局圖；第10圖係根據本發明之二進位指數的直方圖；第11圖係說明根據本發明在將侵略狀態資訊映射至分佈數量之前後儲存侵略狀態資訊所需的記憶體的數量之間的差異；第12A圖和第12B圖係說明根據本發明壓縮映射資訊的過程；第13圖係根據本發明之系統功能性方塊圖，其包含有探索記憶體IC的胞元間干擾圖案的探索模組胞元間；第14圖係顯示根據本發明用於補償胞元間干擾的方法的流程圖；第15圖係顯示根據本發明使用胞元間干擾消除來解碼資料的方法的流程圖；以及第16圖係根據本發明偵測在記憶體IC中的侵略單元的圖案的方法的流程圖。
本發明涉及消除快閃記憶體中的胞元間干擾。在快閃記憶體中，當新資料沿著字元線寫入記憶體單元中時，新寫入的資料影響先前沿相鄰字元線寫入記憶體單元中的資料。因此，先前沿著相鄰字元線寫入記憶體單元中的資料受到新寫入資料的胞元間干擾。
胞元間干擾係資料關聯性。也就是說，胞元間干擾取決於新寫入資料的資料圖案。為了校正胞元間干擾對沿著字元線儲存於記憶體單元中的資料的影響，可以重複地讀取沿著字元線的記憶體單元。藉由重複地讀取沿著字元線的記憶體單元所獲得的資訊係用於解碼沿著字元線儲存 於記憶體單元中的資料。
本發明涉及藉由讀取沿著字元線的記憶體單元並且同時讀取相鄰字元線中的記憶體單元以消除胞元間干擾對沿字元線儲存於記憶體單元中的資料的影響。藉由讀取相鄰字元線中的記憶體單元所獲得的資訊係用於補償胞元間干擾對沿著字元線儲存於記憶體單元中的資料的影響。因此，沿著字元線儲存於記憶體單元中的資料係使用藉由沿著字元線讀取記憶體單元以及藉由沿相鄰字元線讀取記憶體單元所獲得的資訊來解碼。
在詳細描述胞元間干擾和胞元間干擾消除之前，先說明快閃記憶體單元的臨界電壓分佈。此外，將說明根據本發明產生包含用於記憶體單元的箱型區指數和對數近似值比的軟性資訊。如下所述，該軟性資訊用於消除胞元間干擾。
在一些記憶體系統中，如快閃記憶體系統，記憶體單元藉由在稱為浮動閘極的電晶體的絕緣區中捕獲成粒電荷量來儲存資料。記憶體單元(例如，如下所述的電晶體)中儲存的資料係藉由向電晶體施加電壓並且估測讀出電流來讀取，其中該讀出電流係由捕獲的電荷量來決定。當施加的電壓大於或等於電晶體的臨界電壓時，其中該臨界電壓係由捕獲的電荷量來決定，該電晶體開啟，並且讀出高電流。
記憶體單元可以在每一個單元中儲存一位元或多位元，並且可以分別稱為單層或多層記憶體單元。單層記憶體單元可以儲存一位元的資訊。僅舉例，當電荷儲存於記憶體單元中時該位元可以為邏輯0，或者當無電荷儲存於記憶體單元中時該位元為邏輯1。
多層記憶體單元可以通過儲存電荷的變化量或電荷層儲存多於一位元的資訊。例如，假設Q為可以在多層記憶體單元中捕獲的電荷最大數量。多於一位元的資訊可以通過儲存介於0與Q之間的成粒電荷量可儲存於這種記憶體單元中。僅舉例，兩位元資訊可以通過捕獲四個電荷層：0、Q/3、2Q/3、Q的任意一層而儲存於一個多層記憶體單元中。
捕獲電荷的過程稱為編程。不同層級捕獲的電荷轉換成記憶體單元的不同臨界電壓。儲存於記憶體單元中的資料可以藉由估測儲存於記憶體單元中的電荷量來讀取。儲存於記憶體單元中電荷量藉由施加電壓並且讀取電流來估測。當電流變高時，將施加的電壓與參考電壓的其中之 一進行比較。該參考電壓對應於記憶體單元的各種狀態以及相應的臨界電壓，這取決於記憶體單元中捕獲的電荷量。
在第4A圖中，顯示了3位元記憶體單元的臨界電壓分佈的示例。該3位元記憶體單元僅作為舉例之用。該討論係可應用於具有2N額定的臨界電壓和(2N-1)參考電壓的任何N位元記憶體單元，其中N為大於1的整數。
該3位元記憶體單元可以儲存達到八個不同的電荷層，其中每一個電荷層對應於八個不同狀態的其中之一。因此，記憶體單元的臨界電壓分佈包括八個不同額定的臨界電壓。該八個額定的臨界電壓與分別儲存於記憶體單元的八個電荷層相關聯。雖然編程為所需狀態的單元被編程為對應於所需狀態電荷層，但當該單元被編程為所需狀態時該單元中儲存的實際電荷可以不同，從而導致臨界電壓分佈在該額定臨界電壓周圍。因此，臨界電壓可以具有分佈值而不是單一值。
相鄰電荷層的交錯定義參考電壓，該參考電壓可以用於偵測在讀取操作期間儲存於憶體單元中的資料。因此，該3位元記憶體單元具有7個參考電壓(Vr1至Vr7)，其位於相鄰分佈曲線的交錯處。
應該知道在讀取操作期間參考電壓用以決定電荷層以及因此儲存於記憶體單元中的資料。最初，參考電壓係在製造時設定。然後，在正常讀操作期間，測量記憶體單元的臨界電壓(藉由向閘極施加電壓並且測量汲極電流)，並與7個參考電壓進行比較以決定儲存於記憶體單元中的資料(即，記憶體單元的狀態)。
僅舉例，當臨界電壓小於或等於Vr1時，儲存於記憶體單元中的資料為111。當臨界電壓小於或等於Vr2且大於Vr1時，儲存於記憶體單元中的資料為110等等。最後，當臨界電壓大於Vr7時，儲存於記憶體單元中的資料為011。
在第4B圖中，記憶體單元如多層快閃記憶體單元在重複的讀、寫、擦除、及/或編程操作(統稱為週期)之後可能使電荷保存力跟著流失。例如，記憶體單元的浮動閘極周圍的氧化物在重複的週期之後可能變質。因此，如圖所示，臨界電壓分佈在週期之後可能改變或漂移。因此，在週期之後，自週期前使用初始參考電壓的資料讀取可能不正確。
讀取操作通常需要對儲存於記憶體單元中的位元進行硬式決策。考慮可以儲存0或1的單一位元記憶體單元。假設對應於所儲存的值(即，狀態)0和1之額定臨界電壓分別為V0和V1。在大致無損耗的情況下，假設V0>V1。因為單位元記憶體單元可以具有2個狀態0或1，僅有在V0和V1的中心處設定的參考電壓Vr通常足夠用於偵測單位元記憶體單元的狀態。
臨界電壓由於使用、操作條件(例如，噪音)、以及胞元間干擾(即，當前寫入一單元中的資料影響先前寫入相鄰單元的資料)而時時變化。如果兩個臨界電壓均遭受相似的噪音條件，參考電壓Vr可以設定為V0和V1的中點，即Vr=0.5*(V0+V1)。可以看出，從誤碼率(BER)角度來看，這種Vr的設定為最優的。將單元的臨界電壓(即，汲極電流高處的電壓)與Vr進行比較。如果臨界電壓大於Vr，該單元被讀為0，否則被讀為1。這被稱為硬式決策，因為讀取操作的結果係有關記憶體單元狀態的硬式決策。
通常，在一區塊或一分頁中的記憶體單元同時被讀取。也就是說，電壓施加於一分頁中的記憶體單元，並且該單元被讀取為儲存0或1係根據該單元的臨界電壓是大於或小於該參考電壓而決定。當高噪音量或者單元的臨界電壓分佈係由於使用和胞元間干擾而漂移時，如果參考電壓不做出調整來解釋噪音或漂移，該硬式決策可能不正確。錯誤解碼器可以用於校正一些錯誤。然而，並不是所有的錯誤都可以被校正。
當決定記憶體單元的臨界電壓時，可以藉由進行多讀取而不是進行單一讀取來降低錯誤。具體而言，可以使用額外參考電壓來進行額外讀取，以決定臨界電壓。藉由進行更多讀取，可以收集儲存於單元中的資料的更多資訊。藉由進行額外讀取收集的額外資訊稱為軟性資訊，解碼器可以使用該軟性資訊來校正錯誤。
在第5圖中，考慮可以儲存1或0的單一位元單元的臨界電壓分佈的例子。對應於該單元的兩個狀態的額定電壓位準分別標示為-1和1。僅舉例，-1和1可以分別對應於1V和4V。也就是說，在第5圖中，V1和V0可以分別等於1V和4V。
假設三個參考電壓Vr1<Vr2<Vr3用於三個讀取操作，以決定該單元的臨界電壓。也就是說，將向該單元施加的電壓與三個參考電壓進行 比較，以決定該單元的臨界電壓。該三個參考電壓將包含臨界電壓的實線劃分為四個區域：R1=(-∞,Vr1],R2=(Vr1,Vr2],R3=(Vr2,Vr3]以及R4=(Vr3,∞]。藉由進行三個讀取，該單元的臨界電壓可以被置入四個區域或箱型區的其中之一。
在箱型區0中具有臨界電壓的單元更可能具有已儲存的-1，在箱型區3中具有臨界電壓的單元更可能具有已儲存的1。然而，在箱型區1和箱型區2中具有臨界電壓的單元可能具有已儲存的-1或1。可以藉由進一步增加讀取數量來降低在箱型區1和2中單元的狀態的不確定性。也就是說，可以藉由增加讀取的數量而更加準確地決定單元的臨界電壓。然而，對於實用的目的而言，讀取的數量應該保持有限。
現在解釋軟性資訊的概念。假設單元的臨界電壓為箱型區0。給出臨界電壓的讀取(即，Y)位於箱型區0中(即，Y箱型區0)的情況下單元的狀態為1(即，X=1)的機率P係表示為P(X=1|Y箱型區0)。類似地，給出臨界電壓的讀取(即，Y)位於箱型區0中(即，Y箱型區0)的情況下單元的狀態為-1(即，X=-1)的機率P係表示為P(X=-1|Y箱型區0)。如果單元的臨界電壓在箱型區0中，該機率P(X=-1|Y箱型區0)相對於該機率P(X=1|Y箱型區0)係高的。
計算每一個單元的這些可能性，並且從這些可能性中計算對數近似值比(LLRs)。具體地，當單元的臨界電壓位於箱型區的其中之一時(即，當Y為已知時)，可以計算LLR，以確定該單元的實際臨界電壓(即，X)為1還是-1。該LLR表示為log[P(X=1|Y)/P(X=-1|Y)]。P(X=1|Y)為在給出Y的情況下單元的實際臨界電壓X為1的可能性(即，在給出的箱型區中讀取臨界電壓)。P(X=-1|Y)為在給出Y的情況下單元的實際臨界電壓X為-1的可能性(即，在給出的箱型區中讀取臨界電壓)。可能性P(X=1|Y)和P(X=-1|Y)的總和為1。也就是說，P(X=1|Y)+P(X=-1|Y)=1。
如果P(X=1|Y)大於P(X=-1|Y)，LLR為正；如果P(X=1|Y)小於P(X=-1|Y)，LLR為負。因此，如果LLR的符號為正，該單元的實際臨界電壓更可能為1；如果LLR的符號為負，該單元的實際臨界電壓更可能為-1。LLR的大小的絕對值表示結果的信賴度。大小的絕對值越高，結果的信賴度越大。換言之，LLR的符號表示硬判決，LLR的大小的絕對值表示硬判決的 可靠性。
因此，當進行單讀取以讀取單元的區塊時，該結果為一連串與單元結合的硬判決1’s和-1’s。在另一方面，當進行多讀取時，該結果為與單元結合的箱型區數字。在最右和最左箱型區中單元的狀態分別為1’s和-1’s，其具有高可靠性。關於最右和最左箱型區中的單元的狀態的資訊為軟資訊，該解碼器可以使用該軟資訊來確定剩餘單元的狀態中哪一個狀態是不確定的。
可以如下設定多讀取的參考電壓。通常，進行t讀取的過程可以理解為將具有臨界電壓的實線劃分為(t+1)個區域，並且將單元的臨界電壓分級為該區域的其中之一。更普遍地，該過程可以理解為具有兩個輸入(-1和1)和(t+1)個輸出(即，(t+1)個區域或箱型區)的通道。例如，如第5圖所示，藉由進行三個讀取，單元的臨界電壓可以分級為四個區域或箱型區的其中之一。
當計算參考電壓時，也計算與每一個箱型區相關的可能性和LLRs。該LLRs被分配於各個箱型區。與參考電壓類似，該LLR值可以關於臨界電壓分佈的中心對稱。例如，箱型區0的LLR值可以與箱型區3的LLR值相同，除符號變化之外。類似地，箱型區1的LLR值可以與箱型區2的LLR值相同，除符號變化之外，等等。
通常，基於箱型區指數來分配LLRs。記憶體單元的箱型區指數表示記憶體單元的臨界電壓分佈的位置。該位置為相對於用於讀取記憶體單元的參考電壓。具有相同箱型區指數的記憶體單元分配於相同的LLR。然而，為了補償胞元間干擾，也需要考慮相鄰單元的狀態。如果兩個單元的相鄰單元具有不同的狀態，具有相同箱型區指數的兩個單元可以具有不同的LLRs。
在第6A圖和第6B圖中，記憶體陣列12包括沿如圖所示的字元線WL0、WL1、…、WLn和位元線BL0、BL1、…、BLn放置的記憶體單元14，其中n為大於1的整數。僅例如，假設記憶體單元14在每一單元中儲存2位元。資料儲存於頁中的記憶體單元14。因為該記憶體單元14在每一單元中儲存2位元，每一個字元線將結合2頁：第一頁(例如，頁A)，其儲存沿字元線的每一個記憶體單元的2位元的第一位；以及第二頁(例如，頁B)， 其儲存沿字元線的每一個記憶體單元的兩位元的第二位。
通常以預定序列編程頁。製造者最優化編程頁的序列以最小化胞元間干擾。例如，該序列可以如第6B圖所示：頁0、1、2和3可以分別沿字元線0、1、2和3；頁4、5、6和7可以分別沿字元線0、1、2和3；頁8和9可以分別沿字元線4和5；頁10和11可以分別沿字元線4和5；等等。
以下列序列編程頁：字元線0被編程以編程頁0；字元線1被編程以編程頁1；字元線2被編程以編程頁2；字元線3被編程以編程頁3；然後字元線0被編程以編程頁4；字元線1被編程以編程頁5；等等。
因此，頁0和4而不是頁0和1將沿字元線0。相反，如果頁0和1沿字元線0，如果頁2和3沿字元線1，將首先編程頁0和1，隨後編程頁2和3。然而，在具有編程的頁0和1之後，編程頁2和3將影響寫入頁0和1的資料。相反，如果如第6B圖所示編程頁，在將頁4寫入字元線0的同時，可以考慮已沿字元線1寫入頁1的資料的效果。
雖然製造者最優化序列以最小化胞元間干擾，可能仍然存在一些胞元間干擾。製造者的序列規定裝置類型。例如，使用19奈米工藝製造的每單元3位元記憶體積體電路可能具有該裝置最優化的固定編程序列。基於該製造者的序列，裝置中的胞元間干擾可能產生圖案。可以識別並補償該圖案。
在製造裝置之後且在使用者開始使用裝置儲存資料之前，可以產生裝置的補償資料。在使用者開始使用裝置儲存資料之前，該補償資料可以添加至裝置中。在裝置的使用壽命期間，該補償資料可以用於補償胞元間干擾。
第7A圖至第7D圖用於解釋胞元間干擾。在第7A圖中，當資料寫入第i個字元線中的第j個單元(即，第j個字元線和第i個位元線的交錯處的單元)時，該資料受到先前寫入一個或多個相鄰單元的資料的影響。受相鄰單元影響的第i個字元線中的第j個單元稱為受害單元(V)。影響受害單元的相鄰單元稱為侵略單元(A)。
該侵略單元由於其與受害單元之間的連接而影響受害單元。該侵略單元相鄰於受害單元。例如，侵略單元可以位於與字元線j相鄰的字元線j+1及/或字元線j-1，其中受害單元位於字元線j中。侵略單元也可 以位於與位元線i相鄰的位元線i-1及/或位元線i+1，其中受害單元位於位元線i中。
在第7B圖中，受害單元的臨界電壓分佈為一個或多個侵略單元的狀態的函數。僅例如，假設該單元在每單元中可以儲存2位元(即，每一個單元可以具有四個可能狀態的其中之一)。假設兩個受害單元V1和V2受到兩個侵略單元A1和A2的影響。僅例如，假設將侵略單元A1充電至最高狀態(狀態4)，將侵略單元A2充電至最低狀態(狀態1)。僅例如，進一步假設受害單元V1和V2編程為第二狀態。
因為侵略單元A2編程為最低狀態，侵略單元A2的狀態可能不干擾受害單元V2的狀態。因此，如圖所示，受害單元V2的臨界電壓分佈將顯現正常。因為侵略單元A1編程為最高狀態，侵略單元A1的狀態可以干擾受害單元V1的狀態。因此，如圖所示，受害單元V1的臨界電壓分佈可以向右轉移。因此，當讀取受害單元V1和V2時，在不知道侵略單元A1和A2的狀態的情況下，受害單元V1和V2的臨界電壓分佈將表現為單一分佈，如圖所示，其實際上是正常分佈和轉移分佈的總和。
現在假設沿字元線的N個單元編程為第二狀態。N個單元的每一個將具有相鄰單元。每一個相鄰單元可以具有四個可能狀態的其中之一。因此，該N個單元可以被劃分為四組。第一組N/4單元可以具有編程為狀態1的相鄰單元。第二組N/4單元可以具有編程為狀態2的相鄰單元。第三組N/4單元可以具有編程為狀態3的相鄰單元。第四組N/4單元可以具有編程為狀態4的相鄰單元。
在第7C圖中，如果相鄰單元編程為狀態1，相鄰單元將不影響N個單元的臨界電壓分佈。因此，該四組的每一組中單元的臨界電壓分佈將顯現為正常。如圖所示，該N個單元的總體臨界電壓分佈將為四組的分佈的總和。
在第7D圖中，然而，如果相鄰單元編程為狀態1至狀態4，如圖所示，該相鄰單元將影響N個單元的臨界電壓分佈。因此，該四組的每一組中單元的臨界電壓分佈將如圖所示表現為轉移。該N個單元的總體臨界電壓分佈將為如圖所示的四組的分佈的總和。該第四組中的N/4單元的臨界電壓分佈實際上可能偏移幾乎一個狀態，這將不能藉由僅偵測總體分佈而 檢測出，除非將該等相鄰狀態的狀態列入考慮。
因此，為了補償胞元間干擾，而不是將相同的LLR分配至具有相同箱型區指數的兩個單元，如果每一個單元的相鄰單元具有不同的狀態，不同的LLR可以分配於每一個單元。例如，如果兩個受害單元V1和V2具有相同的狀態(例如，狀態2)，並且如果其各自的侵略單元A1和A2具有不同的狀態(例如，A1具有狀態4，A2具有狀態1)，雖然V1和V2的總體分佈(該箱型區指數由此而來)相同，V1可以分配與V2不同的LLR，以區分V1與V2的臨界電壓分佈。
在第8圖中，顯示具有能夠在每單元中儲存3位元的記憶體單元的記憶體裝置的直方圖。每一個單元可以具有八個可能狀態的其中之一。注意，取代單一總體分佈，可以觀察三個不同的臨界電壓分佈。此外，因為具有一些狀態的單元導致相似的胞元間干擾，所以對應於8個個別狀態的8個個別分佈無法觀察到。
例如，具有狀態1、3、5、和7的單元造成相似的胞元間干擾；具有狀態0、4、和6的單元造成相似的胞元間干擾；以及具有狀態2的單元造成相似的胞元間干擾。因此，當該等單元可以具有8個可能狀態時，僅有3個臨界電壓分佈造成胞元間干擾。
胞元間干擾圖案係裝置相關的。也就是說，觀察記憶體裝置的胞元間干擾圖案與使用相同製程製造的記憶體裝置的所有單元是相同的。此外，雖然記憶體裝置由於使用而老化，該胞元間干擾圖案在記憶體裝置的使用壽命期間不會改變(即，對受害單元造成胞元間干擾的侵略單元的圖案)。記憶體裝置的胞元間干擾圖案因此為記憶體裝置的特有特徵。
記憶體裝置的胞元間干擾圖案係根據編程序列或編程分頁的順序，其中記憶體裝置製造者最優化該裝置的編程序列或編程分頁的順序。因此，對於記憶體裝置而言，該胞元間干擾圖案可以藉由選擇受害單元並分析一個或多個侵略單元的影響來研究。該侵略單元可以沿著與受害單元相同的位元線及/或字元線來設置。或者或此外，該侵略單元可以沿著相鄰字元線及/或位元線來設置。
在第9A圖和第9B圖中，記憶體積體電路(IC)100係根據如下所示之本發明偵測並補償胞元間干擾。在第9A圖中，記憶體IC 100包括 記憶體陣列12、WL/BL解碼模組102、以及控制模組104。該控制模組104包括讀取模組110、參考電壓模組112、分級模組114、侵略狀態決定模組116、LLR模組118、補償模組120、映射模組122、以及解碼模組124。
讀取模組110讀取記憶體陣列12中由WL/BL解碼模組102選擇的記憶體單元的狀態。參考電壓模組112產生參考電壓，以讀取記憶體單元。分級模組114根據用於讀取記憶體單元的參考電壓將記憶體單元的臨界電壓分佈劃分為多個級。分級模組114係根據用來讀取該記憶體單元之參考電壓將記憶體單元之臨界電壓分布劃分成多個箱型區。
侵略狀態決定模組116決定影響受害單元的侵略單元的狀態，並且決定稱為影響受害單元的侵略單元的侵略狀態的結合狀態，如下說明。LLR模組118係根據每一個記憶體單元的箱型區指數和侵略狀態的結合產生LLR。補償模組120基於LLRs補償(消除)胞元間干擾。映射模組122將侵略狀態映射至侵略單元的臨界電壓分佈，以最優化侵略狀態資訊，如下所述。在使用上，萬一發生錯誤於補償胞元間干擾之後，解碼模組124解碼從記憶體陣列12中讀取的資料。
現在詳細解釋這些模組的操作。如上所述，為了說明胞元間干擾，箱型區指數也應該反映相鄰單元的狀態。計算LLR的單元稱為受害單元。對受害單元造成胞元間干擾的相鄰單元稱為侵略單元。如下產生侵略狀態。
假設，例如在每單元2位元記憶體裝置中，受害單元受兩個侵略單元的影響，每一個侵略單元可以具有四個可能狀態的其中之一。在本示例中，兩個侵略單元可以具有共16個狀態，並且需要四位元記憶體以儲存兩個侵略單元的結合狀態。兩個侵略單元的結合狀態稱為侵略狀態。
在第8圖所示的示例中，當共8個可能狀態可以具有8個對應的臨界電壓分佈時，因為一些狀態不致造成干擾並且一些狀態造成相似干擾，該8個分佈中僅有3個分佈造成胞元間干擾。因此，僅有3個分佈需要考慮用於胞元間干擾目的。
類似地，當對兩個侵略單元有16個可能狀態時，其中該16個可能狀態的某些狀態將會不造成胞元間干擾，該16個可能狀態的某些狀態將造成相似干擾。因此，造成胞元間干擾的分佈的總數小於16。因此， 需要小於四位元以儲存兩個侵略單元的侵略狀態。
在第9B圖中，顯示了產生並儲存受害單元的軟性資訊(箱型區指數資訊)以及侵略狀態資訊的示例。讀取模組110使用多個參考電壓多次讀取記憶體單元的分頁，其中該分頁包括受害單元(可能是侵略單元)。基於多個讀取操作，分級模組114產生每一個受害單元的軟性資訊(箱型指數資訊)，並且在每一個受害單元的第一組6位元(位元0至位元5)中儲存該軟性資訊。
讀取模組110讀取記憶體單元的一個或多個相鄰分頁，其中相鄰分頁包括受害單元的侵略單元。此外，如果包括受害單元的分頁也包括侵略單元，讀取模組110也可以讀取包括受害單元的分頁。侵略狀態決定模組116決定侵略單元的狀態，產生該等侵略狀態，並且儲存第二組6位元(位6至位11)中每一個受害單元的侵略狀態資訊。因此，位元0至11構成計值，其包括受害單元的軟性資訊和侵略狀態資訊，並且表示侵略單元對受害單元造成的胞元間干擾。基於該計值，LLR模組118可以產生LLRs，以消除侵略單元對受害單元造成的胞元間干擾。
當第一組6位元表示受害單元的臨界電壓分佈的位置時，第二組6位元表示對受害單元造成胞元間干擾的侵略單元的若干分佈(例如，第8圖中顯示的3個分佈)。讀取模組110區分為產生軟性資訊而進行的讀操作與為產生侵略狀態資訊而進行的讀操作。例如，描述符欄位中的位元可以用於區分讀取操作。因此，從讀取操作中獲得的資料可以繞送以更新儲存於適當記憶體位置的資訊。其他方法可以用來區分該等讀取操作。
侵略單元可以通過侵略單元的字元線數和位元線數而參數化。具體地，對每一個受害單元而言，對應之侵略單元的位置可以依據字元線數及位元線數之偏移來指定。例如，在第7A圖中，如果受害單元位於字元線i和位元線j，侵略單元可以位於字元線i+1和位元線j-1，字元線i和位元線j-1，及/或字元線i+1和位元線j。該參數或偏移提供了侵略單元相對於受害單元所處位置之空間上的指示。
因此，記憶體裝置的胞元間干擾圖案就受害單元和相應的侵略單元的字元線數和位元線數的偏移而言是可被指定的。讀取模組110使用胞元間干擾圖案以進行讀取操作，並且包括自每一個讀取操作產生的資料 中的偏移資訊，以便可以適當地更新軟性資訊和侵略狀態資訊。
例如，對於位元線j上的受害單元而言，侵略單元可以位於位元線j+k上，其中k為任一整數。因此，來自每一個讀取操作的資料應該包括k的值。例如，讓侵略單元在字元線i+1和位元線j+1上。在此情況下，當讀取字元線i+1中的分頁時，描述被編程以指示自讀操作的資料包括k=1的侵略狀態資訊。因此在新讀操作中位元線m的值應該進入位元線m-1的箱型區指數記憶體。另一侵略單元可以在字元線i+2和位元線j-1上。在此情況下，當讀取字元線i+2中的分頁時，描述被編程以指示自讀操作的資料包括k=-1時的侵略狀態資訊。在此情況下，新讀取操作中位元線m的值應該進入位元線m+1的箱型區指數記憶體。
在獲得所有軟性資訊和侵略狀態資訊之後，LLR模組118基於所獲得的軟性資訊和侵略狀態資訊產生每一個單元的LLRs。在正常操作期間，當藉由讀取模組110讀取的分頁由於胞元間干擾而有錯誤時，補償模組120基於分頁中該等單元的LLRs校正錯誤。
具體而言，LLR模組118以一組表格的形式產生LLRs，一個表格對應於每一個可能的侵略狀態。如果需要k位元來儲存侵略狀態，將需要2k個表格來儲存LLRs。這可能大大地增加需要儲存LLRs的記憶體量以及需要編程表格的時間量。然而，如上面參考第8圖所述，如果共有2k個侵略狀態，一些狀態的效果將相似，通常，一些狀態可以組成一個狀態。對受害單元具有相似的胞元間干擾效果的侵略單元的一組狀態稱為分佈。
例如，在第8圖中，當侵略單元可以具有共8個狀態時，僅有3個分佈影響受害單元，其中每一個分佈包括一組狀態，並因此將產生3個LLR表格而不是8個LLR表格。因此，表格的總數量將等於分佈數量而不是狀態數量。該等表格提供整數的LLRs。對於受害單元的箱型區指數值以及與對應於受害單元的侵略單元的侵略狀態而言，表格提供LLR值。
在第10圖中，解釋LLR表格的概念。僅舉例，考慮每單元2位元的記憶體裝置。假設受害單元位於字元線i和位元線j，其用(i，j)表示。進一步假設對受害單元造成胞元間干擾的兩個侵略單元位於(i，j-1)和(i，j+1)。兩個侵略單元可以具有共16個可能狀態。
根據由該等16個狀態造成的胞元間干擾，該等16個可能狀態 可以分組成3個分佈，其中組成一個分佈的狀態造成相似的胞元間干擾：分佈0，分佈1，以及分佈2。假設用0,1,2，和3標示每一個每單元2位元的4個狀態。
分佈0對應於或表示該等16個狀態的9個的臨界電壓分佈：[0,0]、[0,1]、[0,2]、[1,0]、[1,1]、[1,2]、[2,0]、[2,1]和[2,2]。分佈1對應於或表示該等16個狀態的6個的臨界電壓分佈：[3,0]、[3,1]、[3,2]、[0,3]、[1,3]和[2,3]，其中至少一個侵略單元被編程為最高狀態3。分佈2對應於或表示該等16個狀態的其中之一的臨界電壓分佈：[3,3]，其中兩個侵略單元被編程為最高狀態3。
為了儲存狀態如[x,y]，需要4位元。然而，因為造成相似胞元間干擾的一些狀態的表格會是相同的，16個不同表格對該等4位元是不需要的。例如，因為由這些狀態造成的胞元間干擾具有相同的臨界電壓分佈，該等狀態[0,0]和[2,0]的表格會是相同的。
因此，映射模組122將侵略狀態映射至分佈數。例如，在第10圖所示的示例中，映射模組122將對應於分佈0的9個侵略狀態映射至分佈數0，將對應於分佈1的6個狀態映射至分佈數1，將對應於分佈2的1個狀態映射至分佈數2。
因此，4位元的侵略狀態資訊被壓縮至2位元，其需要儲存分佈數0,1，或2。表格的數量降低至分佈數的數量(例如，第10圖中所示的示例中3個表格用於3個分佈，而不是16個表格用於16個狀態)。LLR模組118對每一個分佈數產生一個LLR表格。
例如，在第9B圖中，分佈數從位元6開始寫入侵略狀態記憶體。因此，在一示例中，為了儲存8個分佈數，可能僅需要位元6、7和8。因為位元9、10和11不需要儲存較少分佈數，這將節省記憶，否則將需要儲存更大侵略狀態資訊。
在第11圖中，每單元2位元裝置的示例顯示在映射之前儲存侵略狀態資訊所需的記憶量與映射之後儲存分佈數量所需的記憶量之間的差異。在將侵略狀態映射至分佈數之前，位元6和7包括侵略單元(i,j-1)的狀態，位元8和9包括侵略單元(i,j+1)的狀態。在將侵略狀態映射至分佈數之後，位元6和7包括該分佈數。
在第12A圖和第12B圖中，映射模組122可以壓縮映射資訊，以在侵略狀態記憶體中空出更多位元，從而能夠讀取更多的侵略單元(例如，在未來的裝置中)。因為侵略狀態的數量可能遠多於分佈的數量，侵略狀態對分佈數量查找表可以更大。
例如，如果侵略狀態可以9位元來決定，總分佈數為8，查找表將有512個記錄。此外，如果侵略狀態記憶僅有6位元，這侵略圖案不能被支援，除非可以如下壓縮映射資訊。該侵略狀態對分佈數量映射可以在多個步驟中進行，以支援此種情況。
在第12A圖中，僅舉例，再次考慮每單元2位元記憶體裝置，其中侵略狀態可以4位元決定，但僅有3個分佈(這僅為說明性目的-實際上，侵略狀態可以9位元決定)。現在假設我們僅有3位元侵略狀態記憶體。可以在下面的兩個步驟中實現映射。
在第一步驟中，讀取模組110讀取侵略單元(i,j-1)的狀態，並且其儲存在位元6和7中。在此點，根據第12A圖所示的表格進行自侵略狀態至分佈數量的映射。分佈數現在包含在位元6中。
在第12B圖之第二步驟中，讀取模組110讀取侵略單元(i,j+1)，並且將狀態儲存在位元7和8中。另一自侵略狀態至分佈數量之映射係使用第12B圖所示的表格進行。該分佈數現在包含在位元6和7中。
在使用上，例如，由侵略單元對受害單元造成的胞元間干擾如下消除，其中侵略單元的狀態資訊被壓縮並且儲存在位元7和6中，受害單元的箱型區指數儲存在軟性資訊記憶體中(第9B圖中所示的位元0-5)。從位元7和6中，獲得LLR表格的表格數(例如，在第12B圖中分別用00、01或10標示對應於分佈數0、1或2的表格)。然後，獲得對應於受害單元的箱型區指數的LLR表格中的LLR記錄。該LLR用於消除侵略單元對受害單元造成的胞元間干擾。
對於記憶體裝置而言，胞元間干擾圖案可以被偵測，其為記憶體裝置的鮮明特徵，然後LLR表格可以基於該偵測到的胞元間干擾圖案而產生，並且將該表格提供給製造者以合併至記憶體裝置，從而消除干擾。(一旦在裝置製成之後)包括偵測侵略單元及其效果之探索步驟會如下方式進行。
在第13圖中，探索模組200決定記憶體積體電路202的胞元間干擾圖案。探索模組200包括單元選擇模組204、讀/寫資料產生模組206、侵略單元偵測模組208、以及干擾圖案偵測模組210。單元選擇模組204選擇受害單元，並且選擇相鄰單元，以決定哪一個相鄰單元為侵略單元。
讀/寫資料生成模組206將所有可能狀態寫入受害單元和侵略單元，對於寫入受害單元和每一個侵略單元的每一個狀態，讀回寫入該受害單元的資料。基於讀/寫操作，侵略單元偵測模組208藉由偵測對受害單元造成胞元間干擾的相鄰單元的狀態來偵測每一個受害單元的侵略單元。基於偵測到的侵略單元，干擾圖案偵測模組210偵測干擾圖案，其為記憶體積體電路202的鮮明特徵。
探索步驟的結果是3個值組(a,b,c)的列表，其中a為字元線數中的偏移，b為位元線數中的偏移，以及c為侵略字元線中的分頁的類型。具有c的原因是其可在一些胞元間干擾不依賴於字元線中的某些位元的裝置中。例如，MSB(最高有效位元)和CSB(中間有效位元)可決定胞元間干擾，而不是LSB(最低有效位元)。本質上，探索步驟產生向量，其表示給出的記憶體裝置的類型、侵略單元的受害單元(i,j)。
例如，在使用24奈米製程製造的每單元2位元記憶體裝置中，受害單元(i,j)受到侵略單元(i,j-1)、(i,j+1)以及(i+2,j)的影響。每一個侵略單元具有兩位元。因此，探索步驟的輸出將包括胞元間干擾圖案，其表示每一個受害單元的侵略單元的位置，且將如下表示。
侵略單元(i,j-1)對受害單元(i,j)的胞元間干擾是：(0,-1,0)，以及(0,-1,1)，其中字元線偏移a=0，位元線偏移b=-1，以及c=0和1，因為該侵略單元(i,j-1)的兩個位元均造成干擾。
侵略單元(i,j+1)對受害單元(i,j)的胞元間干擾是：(0,1,0)，以及(0,1,1)，其中字元線補償a=0，位元線補償b=1，以及c=0和1，因為侵略單元(i,j+1)的兩個位元均造成干擾。
侵略單元(i+2,j)對受害單元(i,j)的胞元間干擾是：(2,0,0)，以及(2,0,1)，其中字元線偏移a=2，位元線偏移b=0，以及c=0和1，因為侵略單元(i+2,j)的兩個位元均造成干擾。
例如，在使用27奈米製程製造的每單元3位元記憶體裝置 中，受害單元(i,j)受到侵略單元(i+1,j)的影響。探索步驟的輸出將包括胞元間干擾圖案，其表示對每一個受害單元的侵略單元的位置，且將於以下表示。
侵略單元(i+1,j)對受害單元(i,j)的胞元間干擾是：(1,0,0)、(1,0,0)以及(1,0,2)，其中字元線補償a=1，位元線補償b=0，以及c=0,1和2，因為該侵略單元(i+1,j)的所有三位元均造成干擾。
將來，在假設的每單元3位元的記憶體裝置中，受害單元(i,j)可能受到侵略單元(i+1,j)、(i+1,j-1)以及(i+1,j+1)的影響。探索步驟的輸出將包括胞元間干擾圖案，其表示每一個受害單元的侵略單元的位置，且將於以下表示。
侵略單元(i+1,j)對受害單元(i,j)的胞元間干擾是：(1,0,0)、(1,0,1)以及(1,0,2)，其中字元線偏移a=1，位元線補償偏移b=0，以及c=0、1和2，因為該侵略單元(i+1,j)的所有三位元會造成干擾。
侵略單元(i+1,j-1)對受害單元(i,j)的胞元間干擾是：(1,-1,0)、(1,-1,1)以及(1,-1,2)，其中字元線偏移a=1，位元線偏移b=-1，以及c=0,1和2，因為侵略單元(i+1,j-1)的所有三位元會造成干擾。
侵略單元(i+1,j+1)對受害單元(i,j)的胞元間干擾是：(1,1,0)、(1,1,1)以及(1,1,2)，其中字元線偏移a=1，位元線偏移b=1，以及c=0、,1和2，因為該侵略單元(i+1,j+1)的所有三位元會造成干擾。
可以看出，如果探索步驟的輸出係大小k的列表，然後需要k位元來儲存侵略狀態資訊。如果k>6，然後需要使用上述參考第12A圖和第12B圖解釋的多階映射，以壓縮侵略狀態資訊。該探索步驟亦是由提供中間侵略狀態至分佈數映射表格所構成。該探索步驟也提供必要資訊以計算不同分佈的LLRs。
在第14圖中，顯示根據本發明用於補償胞元間干擾的方法250。在步驟252，控制多次讀取第一分頁，產生軟性資訊，並且將該軟性資訊儲存在第一組記憶體位元中。在步驟254，控制讀取與該第一頁相鄰的第二頁，產生基於該侵略單元的結合狀態之侵略狀態資訊，並且將該侵略狀態資訊儲存在第二組記憶體位元中。
在步驟256，控制將侵略狀態資訊映射至分佈數並且用該等 分佈數更新儲存於第二組位元中的侵略狀態資訊。在步驟258，藉由優化該等分佈數，控制壓縮該侵略狀態資訊，包括該等分佈數。在步驟260，基於該軟性資訊和該侵略狀態資訊控制產生LLRs，並且在每一個分佈數中產生一個LLR表格。
在第15圖中，顯示根據本發明中使用胞元間干擾的消除來解碼資料的方法300。在步驟302，在使用上，控制讀取分頁並產生軟性資訊。在步驟304，控制決定是否出現錯誤，並且讀取分頁中的單元。在步驟314，如果未出現錯誤，控制解碼資料。在步驟306，如果出現錯誤，控制讀取對應於該單元的侵略單元，並且產生侵略狀態資訊。在步驟308，控制定位該侵略狀態的分佈數。在步驟310，在分佈數的LLR表格中，控制定位對應於該單元的軟性資訊之LLR記錄。在步驟312，使用LLR控制補償干擾。在步驟314，控制解碼該分頁中的資料。
在第16圖中，顯示根據本發明偵測記憶體積體電路中侵略單元的圖案的方法350。在步驟352，控制將每一個單元和其相鄰單元編程為不同狀態。在步驟354，對於每一個單元，控制偵測造成胞元間干擾(侵略單元)的相鄰單元。在步驟356，控制決定該記憶體積體電路的胞元間干擾圖案。
前面的描述於實質上僅為說明性目的，並不是用來限制本發明、其應用、或者使用。本發明的廣泛技術可以各種形式來實施。因此，儘管本發明包括特定實施例，本發明的真正範圍不應該受到限制，因為在研讀所附圖式、說明書、以及下面的申請專利範圍時其他修改將變得明顯。為使清晰易懂的目的，將於圖式中使用相同的參考號碼以識別相似元件。如這裏所使用的，該用詞A、B以及C的至少一者應該解釋為意指邏輯(A或B或C)，其係使用反互斥或邏輯OR。應該理解地是，在不改變本發明的原則的情況下，可以不同順序(或同時)執行方法中的一個或多個步驟。
在本發明中，包括下面的定義，術語模組可以用術語電路代替。術語模組可指部分或者包括下列部分元件：特殊應用積體電路(ASIC)；數位、類比、或者混合類比/數位分離電路；數位、類比、或者混合類比/數位積體電路；組合邏輯電路；現場可編程閘陣列(FPGA)；執行程式碼的處理器(共用、專用、或群組)；儲存處理器執行程式碼之記憶體(共用、 專用、或組)；其他提供所描述功能性的適當硬體元件；或者上述某些組合或全部，例如系統晶片。
上面使用的術語代碼可以包括軟體、韌體、及/或微碼，並且可指程式、常駐程式、函數、類別、及/或物件。術語共享處理器涵蓋自多個模組執行一些或全部程式碼之單一處理器。術語群組處理器還蓋結合額外處理器的處理器，用於執行來自一個或多個模組的一些或全部程式碼。術語共用記憶體涵蓋儲存來自多個模組的一些或全部程式碼之單一記憶體。術語群組記憶體涵蓋結合額外記憶體的記憶體，用於儲存來自一個或多個模組的一些或全部程式碼。術語記憶體可以為術語電腦可讀取媒體的子集。術語電腦可讀取媒體不涵蓋通過媒體傳播的暫時性電訊號和電磁訊號，因此可以認為是有形的且非暫時性的。非暫時性有形電腦可讀取媒體的非限制性例子包括非揮發性記憶體、揮發性記憶體、磁性儲存設備、以及光學儲存設備。
描述於本申請之裝置和方法可以通過由一個或多個處理器執行的一個或多個電腦程式而部分或完全地實施。該電腦程式包括處理器可執行的指令，其儲存在至少一個非暫時性有形的電腦可取媒體上。該電腦程式也可以包括及/或依賴於已儲存的資料。
本申請主張於2011年12月15日提交的美國臨時專利申請第61/576,291號的優先權權益，上述引用之專利申請之全部揭露內容均併入本文中作為參考。
12‧‧‧記憶體陣列
100‧‧‧記憶體積體電路(IC)
102‧‧‧WL/BL解碼模組
104‧‧‧控制模組
110‧‧‧讀取模組
112‧‧‧參考電壓模組
114‧‧‧分級模組
116‧‧‧侵略狀態決定模組
118‧‧‧LLR模組
120‧‧‧補償模組
122‧‧‧映射模組
124‧‧‧解碼模組

Claims (12)

  1. 一種消除胞元間干擾的系統，包括：一讀取模組，其被配置以藉由讀取沿著一記憶體陣列的一第一字元線的記憶體單元，產生關於沿著該記憶體陣列的一第一位元線和該第一字元線設置的一第一記憶體單元的第一資訊，該等記憶體單元包括該第一記憶體單元，其中該第一資訊表示相對於施加至該第一字元線以讀取該等記憶體單元之複數個臨界電壓之該第一記憶體單元的臨界電壓分佈的位置，以及藉由讀取一第二記憶體單元，產生關於該第二記憶體單元的第二資訊，其中該第二記憶體單元沿著(i)該第一字元線，(ii)與該第一字元線相鄰的一第二字元線，或者(iii)與該第一位元線相鄰的一第二位元線設置，其中該第二資訊表示對該第一記憶體單元造成干擾的該第二記憶體單元的狀態；以及一補償模組，被配置以使用對應於(i)該第一資訊以及(ii)一分佈數之一對數近似值比來補償該干擾，該分佈數對應於對該第一記憶體單元造成該干擾的該第二記憶體單元的狀態的臨界電壓分佈。
  2. 一種消除胞元間干擾的系統，包括：一讀取模組，其被配置以藉由讀取沿著一記憶體陣列的一第一字元線的記憶體單元，產生關於沿著該記憶體陣列的一第一位元線和該第一字元線設置的一第一記憶體單元的第一資訊，該等記憶體單元包括該第一記憶體單元，其中該第一資訊表示相對於施加至該第一字元線以讀取該等記憶體單元之複數個臨界電壓之該第一記憶體單元的臨界電壓分佈的位置，以及藉由讀取一第二記憶體單元，產生關於該第二記憶體單元的第二資訊，其中該第二記憶體單元沿著(i)該第一字元線，(ii)與該第一字元線相鄰的一第二字元線，或者(iii)與該第一位元線相鄰的一第二位元線設置，其中該第二資訊表示對該第一記憶體單元造成干擾的該第二記憶體單元的狀態；以及一補償模組，其被配置以根據(i)該第一資訊以及(ii)該第二資訊補 償由該第二記憶體單元的狀態所造成的該干擾；一狀態決定模組，其被配置以決定對該第一記憶體單元造成干擾的一個或多個記憶體單元的狀態，該一個或多個記憶體單元包括該第二記憶體單元；以及一映射模組，其被配置以將造成相似干擾的一個或多個狀態映射至一分佈數，其中該分佈數表示對該第一記憶體單元造成干擾的該一個或多個狀態的臨界電壓分佈，其中該一個或多個記憶體單元沿著(i)該第一字元線，(ii)與該第一字元線相鄰的該第二字元線，或者(iii)與該第一位元線相鄰的該第二位元線設置；以及其中該一個或多個記憶體單元的位置取決於編程該等記憶體單元的一預定序列。
  3. 依據申請專利範圍第2項所述的系統，進一步包括：一對數近似值比模組，其被配置以產生對應於(i)該第一資訊以及(ii)該分佈數的一對數近似值比，其中該對數近似值比用於補償對該第一記憶體單元的該干擾。
  4. 一種消除胞元間干擾的系統，包括：一選擇模組，其被配置以選擇沿著一記憶體陣列的一第一位元線和一第一字元線設置的一第一記憶體單元，以及選擇沿著(i)該第一字元線，(ii)與該第一字元線相鄰的一第二字元線，或者(iii)與該第一位元線相鄰的一第二位元線設置的一第二記憶體單元，其中該第二記憶體單元的位置係根據編程該等記憶體單元的一預定序列來選擇；一讀-寫模組，其被配置以將資料寫入該第一記憶體單元中，接著寫入該第二記憶體單元中，以及讀取該第一記憶體單元和該第二記憶體單元； 一偵測模組，其被配置以偵測對該第一記憶體單元造成干擾的該第二記憶體單元的一個或多個狀態；以及一映射模組，其被配置以將造成相似干擾的該一個或多個狀態映射至一分佈數，其中該分佈數表示對該第一記憶體單元造成該干擾的該一個或多個狀態的臨界電壓分佈。
  5. 依據申請專利範圍第4項所述的系統，進一步包括：一讀取模組，其被配置以藉由讀取沿著該記憶體陣列的該第一字元線的記憶體單元，產生關於該第一記憶體單元的第一資訊，該等記憶體單元包括該第一記憶體單元，其中該第一資訊表示相對於施加至該第一字元線以讀取該等記憶體單元之複數個臨界電壓之該第一記憶體單元的臨界電壓分佈的位置；以及一狀態決定模組，其被配置以決定對該第一記憶體單元造成干擾的一個或多個記憶體單元的狀態，該一個或多個記憶體單元包括該第二記憶體單元，其中該一個或多個記憶體單元係沿著(i)該第一字元線，(ii)與該第一字元線相鄰的該第二字元線，或者(iii)與該第一位元線相鄰的該第二位元線設置，以及其中該一個或多個記憶體單元的位置係根據編程該記憶體單元的該預定序列來選擇。
  6. 依據申請專利範圍第4項所述的系統，進一步包括：一對數近似值比模組，其被配置以產生對應於(i)該第一資訊以及(ii)該分佈數的一對數近似值比，其中該對數近似值比係用於補償對該第一記憶體單元的該干擾。
  7. 一種消除胞元間干擾的方法，包括：藉由讀取沿著一記憶體陣列的一第一字元線的記憶體單元，產生關於沿著該記憶體陣列的一第一位元線和該第一字元線設置的一第一記憶體單 元的第一資訊，該等記憶體單元包括該第一記憶體單元，其中該第一資訊表示相對於施加至該第一字元線以讀取該等記憶體單元之複數個臨界電壓之該第一記憶體單元的臨界電壓分佈的位置；藉由讀取一第二記憶體單元，產生關於該第二記憶體單元的第二資訊，其中該第二記憶體單元係沿著(i)該第一字元線，(ii)與該第一字元線相鄰的一第二字元線，或者(iii)與該第一位元線相鄰的一第二位元線設置，以及該第二資訊表示對該第一記憶體單元造成干擾的該第二記憶體單元的狀態；以及使用對應於(i)該第一資訊以及(ii)一分佈數之一對數近似值比補償該干擾，該分佈數對應於對該第一記憶體單元造成干擾的該第二記憶體單元的狀態的臨界電壓分佈。
  8. 一種消除胞元間干擾的方法，包括：藉由讀取沿著一記憶體陣列的一第一字元線的記憶體單元，產生關於沿著該記憶體陣列的一第一位元線和該第一字元線設置的一第一記憶體單元的第一資訊，該等記憶體單元包括該第一記憶體單元，其中該第一資訊表示相對於施加至該第一字元線以讀取該等記憶體單元之複數個臨界電壓之該第一記憶體單元的臨界電壓分佈的位置；藉由讀取一第二記憶體單元，產生關於該第二記憶體單元的第二資訊，其中該第二記憶體單元係沿著(i)該第一字元線，(ii)與該第一字元線相鄰的一第二字元線，或者(iii)與該第一位元線相鄰的一第二位元線設置，以及該第二資訊表示對該第一記憶體單元造成干擾的該第二記憶體單元的狀態；基於(i)該第一資訊以及(ii)該第二資訊補償由該第二記憶體單元的狀態所造成的該干擾；決定對該第一記憶體單元造成干擾的一個或多個記憶體單元的狀態，該一個或多個記憶體單元包括該第二記憶體單元；以及 將造成相似干擾的一個或多個狀態映射至一分佈數，其中該分佈數表示對第一記憶體單元造成干擾的該一個或多個狀態的臨界電壓分佈，其中該一個或多個記憶體單元係沿著(i)該第一字元線，(ii)與該第一字元線相鄰的該第二字元線，或者(iii)與該第一位元線相鄰的該第二位元線設置，以及其中該一個或多個記憶體單元的位置取決於編程該等記憶體單元的一預定序列。
  9. 依據申請專利範圍第8項所述的方法，進一步包括：產生對應於(i)該第一資訊以及(ii)該分佈數之一對數近似值比，其中該對數近似值比用於補償對該第一記憶體單元的該干擾。
  10. 一種消除胞元間干擾的方法，包括：選擇沿著一記憶體陣列的一第一位元線和一第一字元線設置的一第一記憶體單元；選擇沿著(i)該第一字元線，(ii)與該第一字元線相鄰的一第二字元線，或者(iii)與該第一位元線相鄰的一第二位元線設置的一第二記憶體單元，其中該第二記憶體單元的位置係根據編程該等記憶體單元的一預定序列來選擇；將資料寫入該第一記憶體單元中；接著將資料寫入該第二記憶體單元中；讀取該第一記憶體單元和該第二記憶體單元；偵測對該第一記憶體單元造成干擾的該第二記憶體單元的一個或多個狀態；以及將造成相似干擾的一個或多個狀態映射至一分佈數，其中該分佈數表示對該第一記憶體單元造成干擾的該一個或多個狀態的臨界電壓分佈。
  11. 依據申請專利範圍第10項所述的方法，進一步包括： 藉由讀取沿著該記憶體陣列的該第一字元線的記憶體單元，產生關於該第一記憶體單元的第一資訊，該等記憶體單元包括該第一記憶體單元，其中該第一資訊表示相對於施加至該第一字元線以讀取該等記憶體單元之複數個臨界電壓之該第一記憶體單元的臨界電壓分佈的位置；以及決定對該第一記憶體單元造成干擾的一個或多個記憶體單元的狀態，該一個或多個記憶體單元包括該第二記憶體單元，其中該一個或多個記憶體單元係沿著(i)該第一字元線，(ii)與該第一字元線相鄰的該第二字元線，或者(iii)與該第一位元線相鄰的該第二位元線設置，以及該一個或多個記憶體單元的位置係根據編程該等記憶體單元的該預定序列來選擇。
  12. 依據申請專利範圍第10項所述的方法，進一步包括：產生對應於(i)該第一資訊以及(ii)該分佈數之一對數近似值比，其中該對數近似值比用於補償對該第一記憶體單元的該干擾。
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