TWI595654B - 用於靜電放電保護電路之橫向雙擴散金氧半導體元件 - Google Patents

Description

用於靜電放電保護電路之橫向雙擴散金氧半導體元件

本發明是有關於一種半導體元件，且特別是有關於一種用於靜電保護放電保護電路之橫向雙擴散金氧半導體(lateral double diffused metal oxide semiconductor；LDMOS)元件。

靜電放電(electrostatic discharge，ESD)為自非導電表面之靜電移動的現象，其會造成積體電路中之半導體與其它電路組成之損害。例如，當在地毯上行走的人體、在封裝積體電路的機器或測試積體電路的儀器等常見的帶電體，接觸到晶片時，將會向晶片放電，此靜電放電之瞬間功率有可能造成晶片中的積體電路損壞或失效。

因此，為了避免靜電放電損傷半導體積體電路元件，各種防制靜電放電的方法便因應而生。最常見的方法之一是利用硬體來防制此靜電放電，也就是在內部元件(internal device)與每一焊墊(pad)間，均設計一靜電放電保護電路來保護其內部元件。

橫向雙擴散N型金氧半導體(lateral double diffused N-type metal oxide semiconductor；LDNMOS)元件是目前電源管理應用廣泛採用的一種電子元件。當內部元件為高電壓元件如大尺寸的輸出驅動器時，其輸出驅動器耦接其控制電路，而作為靜電放電保護元件的LDNMOS元件則使其閘極接地(gate-grounded)。然而，在瞬間靜電放電的情況下， 輸出驅動器的閘極會浮置(floating)，其輸出驅動器的觸發電壓(triggering voltage)會等於或甚至小於作為靜電放電保護元件之LDNMOS元件的觸發電壓。如此一來，輸出驅動器可能會比用於靜電放電保護電路之LDNMOS元件更快被啟動，而使得用於靜電放電保護電路之LDNMOS元件失去保護輸出驅動器的功用。

因此，如何設計一種可以比內部元件更快被啟動的用於靜電放電保護電路之LDNMOS元件，已成為業界極力發展的重要課題之一。

本發明提供一種用於靜電放電保護電路之LDNMOS元件，可以比被保護的內部電路更快被啟動。

本發明提供一種用於靜電放電保護電路之橫向雙擴散金氧半導體(LDMOS)元件。此LDMOS元件包括具有第一導電型之基底、具有第二導電型之深井區、具有第一導電型之基體區、具有第二導電型之第一摻雜區、具有第二導電型之第二摻雜區以及閘極。深井區位於基底中。基體區位於深井區中。第一摻雜區位於深井區中。第二摻雜區位於基體區中。閘極位於第一摻雜區與第二摻雜區之間的深井區上。特別要注意的是，基體區不包括具有第一導電型但摻雜濃度與基體區不同的摻雜區。

在本發明一實施例中，上述之用於靜電放電保護電路之LDMOS元件更包括隔離結構與具有第二導電型態之漂浮區。隔離結構位於閘極與第一摻雜區之間。漂浮區環繞於 至少部份隔離結構的周圍，第一摻雜區位於漂浮區之外並且鄰接漂浮區。

在本發明一實施例中，上述之隔離結構包括場氧化層(FOX)結構或淺溝渠隔離(STI)結構。

在本發明一實施例中，上述之用於靜電放電保護電路之LDMOS元件更包括接觸窗，連接基體區及位於基體區中的第二摻雜區。

在本發明一實施例中，上述之接觸窗耦接源極電源，而第一摻雜區耦接汲極電源。

在本發明一實施例中，上述之接觸窗與基體區的接面為蕭基接觸(shottky contact)。

在本發明一實施例中，上述之第一導電型為P型，該第二導電型為N型。

在本發明一實施例中，上述之第一導電型為N型，該第二導電型為P型。

在本發明一實施例中，上述之用於靜電放電保護電路之LDMOS元件更包括具有第一導電型之井區及具有第一導電型之第三摻雜區。井區位於深井區的外圍。第三摻雜區作為一保護環，其位於井區中，且第三摻雜區接地。

本發明另提供一種用於靜電放電保護電路之橫向雙擴散金氧半導體(LDMOS)元件。此LDMOS元件包括具有第一導電型之基底、具有第二導電型之深井區、具有第一導電型之基體區、具有第二導電型之第一摻雜區、具有第二導電型之第二摻雜區、閘極及接觸窗。深井區位於基底 中。基體區位於深井區中。第一摻雜區位於深井區中。第二摻雜區位於基體區中。閘極位於第一摻雜區與第二摻雜區之間的深井區上。接觸窗僅連接基體區及位於基體區中的第二摻雜區。

在本發明一實施例中，上述之用於靜電放電保護電路之LDMOS元件更包括隔離結構及具有第二導電型態之漂浮區。隔離結構位於閘極與第一摻雜區之間。漂浮區環繞於至少部份隔離結構的周圍，第一摻雜區位於漂浮區之外並鄰接漂浮區。

在本發明一實施例中，上述之隔離結構包括場氧化層結構或淺溝渠隔離結構。

在本發明一實施例中，上述之接觸窗耦接源極電源，而第一摻雜區耦接汲極電源。

在本發明一實施例中，上述之接觸窗與基體區的接面為蕭基接觸。

在本發明一實施例中，上述之第一導電型為P型，第二導電型為N型。

在本發明一實施例中，上述之第一導電型為N型，第二導電型為P型。

在本發明一實施例中，上述之用於靜電放電保護電路之LDMOS元件，更包括具有第一導電型之井區及具有第一導電型之第三摻雜區。井區位於深井區的外圍。第三摻雜區作為一保護環，其位於井區中，且第三摻雜區接地。

本發明之用於靜電放電保護電路之LDMOS元件，其 阻值較習知之用於靜電放電保護電路之LDMOS元件來得高，因此觸發電壓較低，可以更快被啟動，達到保護內部電路的目的。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖1為依照本發明之一實施例所繪示的用於靜電放電保護電路之LDMOS元件的剖面示意圖。

以下，是以第一導電型為P型，而第二導電型為N型來說明，但本發明並不以此為限。熟習此技藝者應了解，亦可以將第一導電型置換成N型，將第二導電型置換成P型。

請參考圖1，用於靜電放電保護電路之LDMOS元件10、20包括具有第一導電型之基底100、具有第二導電型之深井區102。以下，將以二個用於靜電放電保護電路之LDMOS元件10、20為例來做詳細說明，但並非用以限定本發明，本發明並不對LDMOS元件的數量做特別的限制。基底100例如為P型基底。深井區102例如為N型深井區，其位於基底100之中。

用於靜電放電保護電路之LDMOS元件10還包括閘極110a、具有第二導電型之第一摻雜區106、具有第二導電型之第二摻雜區108a、及具有第一導電型之基體區104a。用於靜電放電保護電路之LDMOS元件20還包括閘極110b、具有第二導電型之第一摻雜區106、具有第二導電 型之第二摻雜區108b、及具有第一導電型之基體區104b。

基體區104a、104b例如為P型基體區，位於深井區102中。第一摻雜區106例如為N+摻雜區，同樣位於深井區102中，作為用於靜電放電保護電路之LDMOS元件10、20的共同汲極區。

第二摻雜區108a、108b例如為N+摻雜區，分別作為用於靜電放電保護電路之LDMOS元件10、20的源極區。第二摻雜區108a、108b分別位於基體區104a、104b中。

閘極110a位於第一摻雜區106與第二摻雜區108a之間的深井區102上。閘極110b位於第一摻雜區106與第二摻雜區108b之間的深井區102上。在一實施例中，閘極110a、110b彼此電性連接。

特別要說明的是，基體區104ba、104b中不包括具有第一導電型但摻雜濃度與基體區104ba、104b不同的摻雜區。在一實施例中，當基體區104a、104b例如為P型基體區時，基體區104a、104b中不存在P+摻雜區，但可以存在N型摻雜區，如第二摻雜區108a、108b。

在一實施例中，用於靜電放電保護電路之LDMOS元件10、20更分別包括隔離結構101a、101b及具有第二導電型態之漂浮區112a、112b。隔離結構101a、101b例如為場氧化層(FOX)結構或淺溝渠隔離(STI)結構。隔離結構101a位於閘極110a與第一摻雜區106之間；隔離結構101b位於閘極110b與第一摻雜區106之間。漂浮區112a、112b例如為N型漂浮區，分別環繞於至少部份隔離結構101a、 101b的周圍，且鄰接第一摻雜區106。

另外，用於靜電放電保護電路之LDMOS元件10、20也可以分別包括接觸窗114a、114b。接觸窗114a連接基體區104a及位在基體區104a中的第二摻雜區108a。接觸窗114b連接基體區104b及位在基體區104b中的第二摻雜區108b。接觸窗114a、114b均耦接源極電源，而第一摻雜區106耦接汲極電源。

因為基體區104ba、104b中不包括具有第一導電型但摻雜濃度與基體區104ba、104b不同的摻雜區，如P+摻雜區，因此，接觸窗114a、114b均未連接P+摻雜區。由於基體區104a、104b的摻雜濃度不高，因此接觸窗114a、114b與基體區104a、104b所形成的接面為蕭基接觸(Shottky contact)，具有較大的接面電阻。另一方面，由於第二摻雜區108a、108b的摻雜濃度夠高，因此接觸窗114a、114b與第二摻雜區108a、108b所形成的接面為歐姆接觸(Ohmic contact)，具有較小的接面電阻。

本發明之用於靜電放電保護電路之LDMOS元件10、20也可以包括具有第一導電型之井區116a與116b、具有第一導電型之第三摻雜區118a與118b，第三摻雜區118a與118b用以作為保護環。井區116a、116b分別位於深井區102的外圍。第三摻雜區118a、118b分別位於井區116a、116b中，且第三摻雜區118a、118b接地。

以本發明的用於靜電放電保護電路之LDMOS元件10來說，基體區104a、深井區102以及基底100所構成的pnp 寄生雙載子接面電晶體(bipolar junction transistor；BJT)透過基體區104a耦接源極電源。由於基體區104a之摻雜濃度低，電阻較高，而接觸窗114a與基體區104a所形成的蕭基接觸同樣也具有較大的接面電阻，所以當相同的脈衝電流通過時，因為電壓=電流×電阻(V=I×R)，因此，寄生BJT會會很快被觸發而啟動。如此一來，用於靜電放電保護電路之LDMOS元件10的觸發電壓會降低，因此較習知的用於靜電放電保護電路之LDMOS元件先被開啟，而達到保護內部元件的目的。另外，LDMOS元件20與LDMOS元件10類似，於此不再贅述。

接下來，將比較本發明之用於靜電放電保護電路之LDMOS元件與習知之用於靜電放電保護電路之LDMOS元件來證實本發明之功效。圖2是繪示以輸線觸波產生器(Transmission Line Pulsing System，TLP System)量測圖1之用於靜電放電保護電路之LDMOS元件與習知之用於靜電放電保護電路之LDMOS元件所得之電流與電壓(I-V)特性的關係圖。習知之LDMOS元件(虛線)與本發明之LDMOS元件(實線)為尺寸相同用於靜電放電保護電路之40V的LDNMOS元件。

以下，將以LDMOS元件10為例來說明本發明之靜電放電保護電路的機制。在LDMOS元件10中，當脈衝電流增加達到靜電放電轟擊(zapping)時，由於基體區(基極)104a與接觸窗114a之間的接面為蕭基接觸，電阻值較大，所以由第二摻雜區108a、基體區104a以及深井區102所構成的寄生BJT 會較快被導通，因此會較習知的用於靜電放電保護電路之LDMOS元件具有較低的觸發電壓，如A點的電壓(60V)小於習知A’點的電壓(75V)。然後，本發明之用於靜電放電保護電路之LDMOS元件10會被開啟，使得本發明之用於靜電放電保護電路之LDMOS元件10的I-V曲線進入突回(snapback)區域(B-C之間)，而於C點失效。

習知之用於靜電放電保護電路之LDMOS元件的觸發電壓約為75V，其觸發電流約為55mA，而本發明之用於靜電放電保護電路之LDMOS的觸發電壓約為60V，其觸發電流約為14mA。由此可知，本發明之用於靜電放電保護電路之LDMOS元件在基體區中未形成濃度較高的同型摻雜區，確實可以較習知之用於靜電放電保護電路之LDMOS更快被啟動，而達到保護內部元件的目的。

另外，本發明之用於靜電放電保護電路之LDMOS元件較習知之用於靜電放電保護電路之LDMOS元件具有較低的保持電壓(holding voltage)，且第二崩潰電流(second breakdown current)也較高，因此可以提升靜電放電保護之能力。

综上所述，本發明之用於靜電放電保護電路之LDMOS元件，由於在基體區中沒有同型的濃摻雜區，所以其與接觸窗之間為蕭基接觸，接觸電阻會較習知之用於靜電放電保護電路之LDMOS元件來得高，因此，觸發電壓可以大幅降低，也可以更快被啟動，達到達到保護內部元件的目的。另外，本發明之用於靜電放電保護電路之LDMOS元件可以應用在所有電源管理之半導體元件(power management IC)上，製 程簡單，不需增加新的製程或光罩，可大幅節省成本，提升競爭力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20‧‧‧LDMOS元件

100‧‧‧基底

101a、101b‧‧‧隔離結構

102‧‧‧深井區

104a、104b‧‧‧基體區

106、108a、108b、118a、118b‧‧‧摻雜區

110a、110b‧‧‧閘極

112a、112b‧‧‧漂移區

114a、114b‧‧‧接觸窗

116a、116b‧‧‧井區

圖1為依照本發明之一實施例所繪示的用於靜電放電保護電路之LDMOS元件之剖面示意圖。

圖2是繪示以輸線觸波產生器量測本發明之用於靜電放電保護電路之LDMOS元件與習知之用於靜電放電保護電路LDMOS之元件所得之電流與電壓(I-V)特性的關係圖。

10、20‧‧‧LDMOS元件

100‧‧‧基底

101a、101b‧‧‧隔離結構

102‧‧‧深井區

104a、104b‧‧‧基體區

106、108a、108b、118a、118b‧‧‧摻雜區

110a、110b‧‧‧閘極

112a、112b‧‧‧漂移區

114a、114b‧‧‧接觸窗

116a、116b‧‧‧井區

120‧‧‧保護環

Claims (15)

1. 一種用於靜電放電保護電路之橫向雙擴散金氧半導體(LDMOS)元件，包括：具有一第一導電型之一基底；具有一第二導電型之一深井區，位於該基底中；具有該第一導電型之一基體區，位於該深井區中；具有該第二導電型之一第一摻雜區，位於該深井區中；具有該第二導電型之一第二摻雜區，位於該基體區中；以及一閘極，位於該第一摻雜區與該第二摻雜區之間的該深井區上；一隔離結構，位於該閘極與該第一摻雜區之間；以及具有該第二導電型態之一漂浮區，環繞於至少部份該隔離結構的周圍，且該第一摻雜區位於該漂浮區之外並鄰接該漂浮區；其中該基體區不包括具有該第一導電型但摻雜濃度與該基體區不同的摻雜區。
2. 如申請專利範圍第1項所述之用於靜電放電保護電路之LDMOS元件，其中該隔離結構包括場氧化層結構或淺溝渠隔離結構。
3. 如申請專利範圍第1項所述之用於靜電放電保護電 路之LDMOS元件，更包括一接觸窗，連接該基體區及位於該基體區中的該第二摻雜區。
4. 如申請專利範圍第3項所述之用於靜電放電保護電路之LDMOS元件，其中該接觸窗耦接源極電源，而該第一摻雜區耦接汲極電源。
5. 如申請專利範圍第3項所述之用於靜電放電保護電路之LDMOS元件，其中該接觸窗與該基體區的接面為蕭基接觸。
6. 如申請專利範圍第1項所述之用於靜電放電保護電路之LDMOS元件，其中該第一導電型為P型，該第二導電型為N型。
7. 如申請專利範圍第1項所述之用於靜電放電保護電路之LDMOS元件，其中該第一導電型為N型，該第二導電型為P型。
8. 如申請專利範圍第1項所述之用於靜電放電保護電路之LDMOS元件，更包括：具有該第一導電型之一井區，位於該深井區的外圍；以及具有該第一導電型之一第三摻雜區，作為一保護環，位 於該井區中，且該第三摻雜區接地。
9. 一種用於靜電放電保護電路之橫向雙擴散金氧半導體(LDMOS)元件，包括：具有一第一導電型之一基底；具有一第二導電型之一深井區，位於該基底中；具有該第一導電型之一基體區，位於該深井區中；具有該第二導電型之一第一摻雜區，位於該深井區中；具有該第二導電型之一第二摻雜區，位於該基體區中；一閘極，位於該第一摻雜區與該第二摻雜區之間的該深井區上；一接觸窗，僅連接該基體區及位於該基體區中的該第二摻雜區；一隔離結構，位於該閘極與該第一摻雜區之間；以及具有該第二導電型態之一漂浮區，環繞於至少部份該隔離結構的周圍，且該第一摻雜區位於該漂浮區之外並鄰接該漂浮區。
10. 如申請專利範圍第9項所述之用於靜電放電保護電路之LDMOS元件，其中該隔離結構包括場氧化層結構或淺溝渠隔離結構。
11. 如申請專利範圍第9項所述之用於靜電放電保護 電路之LDMOS元件，其中該接觸窗耦接源極電源，而該第一摻雜區耦接汲極電源。
12. 如申請專利範圍第9項所述之用於靜電放電保護電路之LDMOS元件，其中該接觸窗與該基體區的接面為蕭基接觸。
13. 如申請專利範圍第9項所述之用於靜電放電保護電路之LDMOS元件，其中該第一導電型為P型，該第二導電型為N型。
14. 如申請專利範圍第9項所述之用於靜電放電保護電路之LDMOS元件，其中該第一導電型為N型，該第二導電型為P型。
15. 如申請專利範圍第9項所述之用於靜電放電保護電路之LDMOS元件，更包括：具有該第一導電型之一井區，位於該深井區的外圍；以及具有該第一導電型之一第三摻雜區，作為一保護環，位於該井區中。