TWI594384B - 半導體裝置結構 - Google Patents

Description

半導體裝置結構

本發明係有關於半導體裝置結構，特別係有關於半導體裝置結構的鈍化層及頂部金屬層之佈局。

近年來，半導體裝置在電腦、消費電子等領域中發展快速。目前，半導體裝置技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。

薄膜電阻(thin-film resistors)器被廣泛地應用於各種積體電路(integrated circuits)中，其中多晶矽電阻(poly resistor)器為主要的高電阻元件之一。由於近年來在智慧電子(smart products)、物聯網(networking)和車用電子(automotive electronics)的蓬勃發展使得薄膜電阻器的精準度受到重視。雖然目前存在的半導體裝置已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，例如，現今半導體裝置面臨薄膜電阻器的電阻值有飄移率過大的問題，而機械應力(mechanical stress)是造成電阻飄移的主要原因之一。例如，在半導體裝置的後段製程中，各道製程中所產生的應力使得下層的電阻器產生壓阻效應(piezoresistance effect)。因此，如何藉由製程上或結構上的改良而降低薄膜電阻器的電阻值之飄移率是值得研究的課題。

本揭露的一些實施例係關於半導體裝置結構，其包含半導體基底，內金屬層設置於半導體基底上，頂部金屬層設置於內金屬層上，其中頂部金屬層具有第一部分及第二部分，第一部分完全覆蓋內金屬層，第二部分圍繞第一部分，且第一部分與第二部分隔開，以及鈍化層設置於頂部金屬層上，其中鈍化層具有挖空圖案，以露出頂部金屬層。

本揭露的另一些實施例係關於半導體裝置結構，其包含半導體基底，內金屬層設置於半導體基底上，頂部金屬層設置於內金屬層上，鈍化層設置於頂部金屬層上，鈍化層包含第一鈍化部分和第二鈍化部分與該第一鈍化部分隔開，其中第二鈍化部分圍繞第一鈍化部分，且第一鈍化部分與第二鈍化部分間的空隙露出頂部金屬層。

100‧‧‧半導體基底

110‧‧‧多晶矽層

120‧‧‧介電層

130、213、260‧‧‧導孔

210‧‧‧內金屬層

220‧‧‧頂部金屬層

222‧‧‧第一部分

224‧‧‧第二部分

230‧‧‧鈍化層

232‧‧‧第一鈍化部分

232a、232b、211a、212a‧‧‧區塊

234‧‧‧第二鈍化部分

240‧‧‧層間介電層

250‧‧‧挖空圖案

252‧‧‧第一挖空區

254‧‧‧第二挖空區

256‧‧‧連接部

300‧‧‧半導體裝置結構

第1A圖係顯示根據一些實施例，半導體裝置結構的剖面示意圖。

第1B圖係顯示根據一些實施例，如第1A圖所示的半導體裝置結構中鈍化層和頂部金屬層的佈局之上視圖。

第2A圖係顯示根據一些實施例，半導體裝置結構的剖面示意圖。

第2B圖係顯示根據一些實施例，如第2A圖所示的半導體裝置結構中鈍化層和頂部金屬層的佈局之上視圖。

第3A-3B圖係顯示根據一些實施例，半導體裝置結構中鈍化層的佈局之上視圖。

第4A圖係顯示根據一些實施例，內金屬層的剖面示意圖。

第4B圖係顯示根據一些實施例，如第4A圖所示的內金屬層的佈局之上視圖。

以下針對本揭露之半導體裝置結構的佈局作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

必需了解的是，為特別描述或圖示之元件可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

注意本發明係揭露半導體裝置結構中鈍化層與頂部金屬層的佈局之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(IC)中。上述積體電路(IC)也可包括不同的被動和主動微電子元件，例如薄膜電阻(thin-film resistor)、其他類型電容(例如金屬-絕緣體-金屬電容(metal-insulator-metal capacitor,MIMCAP))、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors,MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(BJTs)、橫向擴散型MOS電晶體(LDMOS)、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可使用其他類型的半導體元件。

本發明欲解決半導體裝置中薄膜電阻器的電阻值飄移率過大的問題，而本發明所舉的實施例係利用半導體裝置中鈍化層和頂部金屬層之間的佈局來減輕後段製程中產生不等向的壓力，避免下層的元件(例如為薄膜電阻器)產生壓阻效應。

參閱第1A圖，第1A圖係顯示根據一些實施例，半導體裝置結構300的剖面示意圖。半導體裝置結構300包含半導體基底100。半導體基底100包含矽。或者，半導體基底100可包含其他元素半導體，也可包含化合物半導體，例如碳化矽 (silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)及磷化銦(indium phosphide)。半導體基底100可包含合金半導體，例如矽鍺(silicon germanium)、矽鍺碳(silicon germanium carbide)、砷磷化鎵(gallium arsenic phosphide)及銦磷化鎵(gallium indium phosphide)。在一些實施例，半導體基底100包含磊晶層，例如，半導體基底100具有位於半導體塊材上的磊晶層。再者，半導體基底100可包含絕緣上覆半導體(semiconductor-on-insulator,SOI)結構。例如，半導體基底100可包含下埋氧化(buried oxide,BOX)層，其藉由例如植氧分離(separation by implanted oxide,SIMOX)或其他適合的技術，例如晶圓接合(bonding)和研磨製程來形成。

半導體基底100也包含各種p型摻雜區及/或n型摻雜區，其藉由例如離子佈植及/或擴散製程來植入。這些摻雜區包含n型井區、p型井區、輕摻雜區(light doped region,LDD)、重摻雜源極和汲極(S/D)及各種通道摻雜輪廓來組成各種不同的IC裝置，例如互補式金屬氧化物半導體場效電晶體(CMOSFET)、影像感測器，及/或薄膜電阻。半導體基底100可更包含其他元件，例如形成於基底內或基底上的電阻器或電容器。

半導體基底100也可包含隔離部件。隔離部件將半導體基底100內各種不同的裝置區隔開。隔離部件包含由不同製程技術形成的不同結構，例如，隔離部件可包含淺溝槽隔離(shallow trench isolation,STI)部件。形成STI可包含在半導體基底100蝕刻出溝槽及在溝槽內填入絕緣材料，例如氧化矽、 氮化矽、氮氧化矽或上述組合。填完後的溝槽可具有多層結構，例如將熱氧化襯層和氮化矽填入溝槽。可實施化學機械研磨(chemical mechanical polishing,CMP)來研磨多餘的絕緣材料和平坦化隔離部件的上表面。

半導體裝置結構300包含多晶矽層110和介電層120。如第1A圖所示，介電層120設置於半導體基底110上，多晶矽層110設置於半導體基底110上且位於介電層120內。多晶矽層110由含矽氣體製成，含矽氣體包含二氯矽烷(dichlorosilane,DCS)、矽烷(SiH₄)、甲基矽烷(SiCH₆)及其他適合的氣體或其組合。多晶矽層110可藉由化學氣相沉積(chemical vapor deposition,CVD)製程、物理氣相沉積(physical vapor deposition,PVD)製程或其他適合的製程來形成。介電層120係由氮化矽、氮氧化矽、碳化矽、氧化矽、氮碳化矽、其他適合的材料或其組合製成，介電層120可藉由沉積製程形成。沈積製程包含化學氣相沈積、物理氣相沈積、原子層沈積(atomic layer deposition,ALD)、高密度電漿化學氣相沈積(high density plasma CVD,HDPCVD)、金屬有機化學氣相沈積(metal organic CVD,MOCVD)、遙控式電漿化學氣相沉積(remote plasma CVD,RPCVD)、電漿增強型化學氣相沈積(PECVD)、電鍍(plating)、其他合適的方法或前述之組合。在一些實施例，多晶矽層110具有許多圖案化區塊，其中一部分可作為半導體裝置結構300的閘極結構(未繪示)，另一部分可構成薄膜電阻器。在一些實施例，多晶矽層110亦可用其他半導體材料取代。

半導體裝置結構300包含導孔(via)130，如第1A圖 所示，導孔130設置於多晶矽層110上且位於介電層120內，其係用來電性連接多晶矽層110與位於多晶矽層110上方的內金屬層(internal metal layer)210。導孔130包含導電材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(titanium nitride,TiN)、氮化鉭(tantalum nitride,TaN)、矽化鎳(nickel silicide,NiSi)、矽化鈷(cobalt silicide,CoSi)、碳化鉭(tantulum carbide,TaC)、矽氮化鉭(tantulum silicide nitride,TaSiN)、碳氮化鉭(tantalum carbide nitride,TaCN)、鋁化鈦(titanium aluminide,TiAl)，鋁氮化鈦(titanium aluminide nitride,TiAlN)、其他適合的導電材料或前述之組合。在一些實施例，如第1A圖所示，部分的多晶矽層110並未電性連接至內金屬層210，亦即，部分的多晶矽層110上並未設置導孔130。

半導體裝置結構300更包含頂部金屬層220、導孔(via)260及層間介電層(interlayer dielectric,ILD)240。如第1A圖所示，層間介電層240設置於介電層120上方。內金屬層210設置於多晶矽層110上，並經由導孔130電性連接至多晶矽層110。頂部金屬層220設置於內金屬層210上，且藉由導孔260與內金屬層210電性連接。內金屬層210、導孔260及頂部金屬層220可視為半導體裝置結構300的內連線結構。

內金屬層210、導孔260及頂部金屬層220的形成可包含鑲嵌製程(damascene process)，其係在層間介電層240內先形成溝槽及導孔的開口，接著在溝槽及導孔的開口內填充金屬材料。金屬材料可藉由電化學電鍍製程、化學氣相沉積、原子層沉積、物理氣相沉積、前述之組合或類似的方式形成，金屬 材料可選自於由銅、鎢、鋁、銀、金、前述之組合，或類似的材料所組成的群組。雖然在第1A圖僅繪示一層內金屬層210，但在其他的一些實施例，內金屬層210更包含多層金屬和導孔結構，本發明的範疇並非以此為限。

此外，層間介電層240可包含由多個介電材料形成的多層結構，如氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、低介電常數(low-k)介電材料或其他適合的介電材料。低介電常數介電材料包含氟化石英玻璃(fluorinated silica glass,FSG)、碳摻雜氧化矽(carbon doped silicon oxide)、無定形氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、對苯並環丁烯(bis-benzocyclobutenes,BCB)、聚亞醯胺(polyimide)，但並不限於此。層間介電層240可藉由化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈或其他適合的製程來形成。應注意的是，層間介電層240可為多種材料形成的單層或多層結構，本發明的範疇並非以此為限。

如第1A圖所示，頂部金屬層220包含第一部分222和第二部分224。在一些實施例，第一部分222完全覆蓋內金屬層210，亦即，第一部分222的投影區域完全覆蓋內金屬層210的投影區域。第二部分224圍繞第一部分222，且藉由層間介電層240與第一部分222隔開。在一些實施例，由上視角度觀之，第一部分222為一實心矩形區塊，第二部分224為一環形區塊。雖然在第1A圖僅繪示頂部金屬層220包含兩區塊，但在其他的一些實施例，頂部金屬層220的第二部分224可更包含兩個以上 的環形區塊，第一部分222亦包含其他實心形狀，本發明的範疇並非以此為限。在一些實施例，內金屬層210藉由導孔260與頂部金屬層220的第一部分222電性連接。在一些實施例，頂部金屬層220的第二部分224未與內金屬層210電性連接。

如第1A圖所示，半導體裝置結構300更包含鈍化層230設置於頂部金屬層220的上方。鈍化層230由氧化物形成，例如氧化矽、未摻雜的矽酸鹽玻璃(un-doped silicate glass,USG)、或類似的氧化物。此外，鈍化層230亦可為複合材料層，例如鈍化層230包含氧化矽層，以及在此氧化矽層上的氮化矽層所組成的複合材料層。

在一些實施例，鈍化層230包含第一鈍化部分232及第二鈍化部分234，鈍化層230內具有挖空圖案250以露出下方的頂部金屬層220。挖空圖案250的形成包含使用微影圖案化製程和蝕刻製程。微影圖案化製程包含光阻塗佈(例如旋轉塗佈)、軟烤、光罩對位、曝光、曝後烤、將光阻顯影、沖洗、乾燥(例如硬烤)、其他合適的製程或前述之組合。另外，微影曝光製程可由其他適當的方法，例如無遮罩微影、電子束寫入(electron-beam writing)及離子束寫入(ion-beam writing)進行或取代。蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法。

接下來，參閱第1A及1B圖，第1B圖係顯示根據一些實施例，如第1A圖所示的半導體裝置結構300中鈍化層230和頂部金屬層220佈局的上視圖。為清楚顯示鈍化層230、挖空圖案250與頂部金屬層220的佈局，在第1B圖中省略了其他的元件。

在一些實施例，鈍化層230的第一鈍化部分232完全覆蓋頂部金屬層220的第一部分222，且覆蓋部分的第二部分224。挖空圖案250露出頂部金屬層220的第二部分224。如第1B圖所示，第一鈍化部分232的面積大於頂部金屬層220的第一部分222的面積，第二鈍化部分234的面積小於頂部金屬層220的第二部分224的面積。在一些實施例，第一鈍化部分232為一實心矩形區塊，第二鈍化部分234為一環形區塊，且藉由挖空圖案250與第一鈍化部分232隔開。雖然在第1A圖僅繪示鈍化層230包含兩個區塊，但在其他的一些實施例，第二鈍化部分234更包含兩個以上的環形區塊，第一鈍化部分232亦包含其他實心形狀區塊，本發明的範疇並非以此為限。

挖空圖案250的面積並無特別限制，在一些實施例，挖空圖案250的面積與鈍化層230的面積比約小於25%的範圍間。

此外，如第1A圖所示，內金屬層210未被頂部金屬層220的第二部分224覆蓋，亦未被第二鈍化部分234覆蓋。多晶矽層110未被頂部金屬層220的第二部分224覆蓋，亦未被第二鈍化部分234覆蓋。

接下來，參閱第2A-2B圖，第2A圖係顯示根據另一些實施例，半導體裝置結構300的剖面示意圖。第2B圖係顯示根據一些實施例，如第2A圖所示的半導體裝置結構300中鈍化層230和頂部金屬層200佈局的上視圖。為簡潔說明的目的，第2A-2B圖的元件與前述第1A-1B圖相同或相似的元件省略不再重複敘述。

第2A圖所示的實施例與第1A圖所示的實施例之不同處在於鈍化層230的佈局。如第2A圖所示，在一些實施例，挖空圖案250包含第一挖空區252及第二挖空區254。第一挖空區252露出部分位於鈍化層230下方的頂部金屬層220的第一部分222，第二挖空區254露出位於鈍化層230下方的頂部金屬層220的第二部分224。如第2B圖所示，第二挖空區254圍繞第一挖空區252，且與第一挖空區252隔開。在一些實施例，第一鈍化部分232覆蓋頂部金屬層220部分的第一部分222及部分的第二部分224。在此實施例中，頂部金屬層220的第一部分222未被第一鈍化部分232完全覆蓋。如第2A圖所示，多晶矽層110對應到挖空圖案250的第一挖空區252，亦即，多晶矽層110未被鈍化層230覆蓋。在此實施例中，第一鈍化部分232為鏤空的環形區塊，且經由第一挖空區252露出了頂部金屬層220的第一部分222。

第一挖空區252的面積並無特別限制，在一些實施例，第一挖空區252的面積與頂部金屬層220的第一部分222的面積比約大於50%的範圍間。

接下來，參閱第3A-3B圖，第3A-3B圖係顯示根據另一些實施例，半導體裝置結構300的鈍化層230的佈局之上視圖。為簡潔說明目的，第3A-3B圖僅繪示鈍化層230所包含的區塊及挖空圖案250所包含的挖空區。

如第3A圖所示，在一些實施例，挖空圖案250更包含一個或多個連接部256，第一挖空區252藉由連接部256與第二挖空區254連接。在此實施例，第一鈍化部分232由複數個不 連續的區塊232a組成。如第3A圖所示，在一些實施例中，第一鈍化部分232的每一個區塊232a具有L形狀。這些區塊232a具有一旋轉對稱中心(center of rotational symmetry)，使得這些區塊232a所組成的圖案(亦即，第一鈍化部分232的佈局)經由旋轉360°/n(n為大於1的整數)後，能得到一樣的圖案。例如，在第3A圖所示的實施例中，第一鈍化部分232的四個區塊232a以四個區塊232a的中心為旋轉對稱中心，並且旋轉90°以後，可得到一樣的圖案。

如第3B圖所示，在另一些實施例，可蝕刻移除第2B圖之環形的第一鈍化部分232的角落，使第一挖空區252與第二挖空區254連接，亦即，第一鈍化部分232的角落被蝕刻移除的部分可視為連接區256。在此實施例，第一鈍化部分232由複數個不連續的區塊232b組成。如第3B圖所示，第一鈍化部分232的每一個區塊232b為矩形。這些區塊232b具有一旋轉對稱中心，使得這些區塊232b所組成的圖案(亦即，第一鈍化部分232的佈局)經由旋轉360°/n(n為大於1的整數)後，能得到一樣的圖案。例如，在第3B圖所示的實施例中，第一鈍化部分232的四個區塊232b以四個區塊232b的中心為旋轉對稱中心，並且旋轉90°以後，可得到一樣的圖案。

雖然第3A-3B圖的實施例僅繪示第一鈍化部分232具有四個區塊，但在其他的一些實施例，第一鈍化部分232更包含其他不同數目的區塊，且每一個區塊亦包含其他形狀，本發明的範疇並非以此為限。

參閱第4A-4B圖，第4A圖係顯示根據一些實施例， 內金屬層的剖面示意圖，第4B圖係顯示根據一些實施例，如第4A圖所示的內金屬層的佈局之上視圖。為簡潔說明目的，第4B圖僅繪示內金屬層210包含的第一內金屬層211及第二內金屬層212所包含的複數區塊。

在一些實施例，如第4A圖所示，內金屬層210包含第一內金屬層211、設置於第一內金屬層211上的第二內金屬層212及導孔213，第一內金屬層211與第二內金屬層212藉由層間介電層240隔開，且藉由導孔213連結。如第4B圖所示，在一些實施例，第一內金屬層211和第二內金屬層212由複數個不連續的區塊組成，例如，第一內金屬層211由複數個沿第一方向延伸的區塊211a組成，第二內金屬層212由複數個沿第二方向延伸的區塊212a組成，第一分向與第二方向垂直。在一些實施例，區塊211a及區塊212a的形狀包含片狀、條狀、塊狀或上述組合。在一些實施例，區塊211a及區塊212a彼此垂直，在一些實施例，區塊211a及區塊212a可彼此平行。另外，如第4A圖所示，一部分的區塊212a藉由導孔與區塊211a連接，一部分的區塊212a未與區塊211a連接。在一些實施例，一部分的區塊211a及區塊212a亦可以設置在頂部金屬層220的第二部分224的正下方，並且經由導孔213與頂部金屬層220的第二部分224連接。

雖然第4A-4B圖的實施例僅繪示內金屬層210包含第一內金屬層211、第二內金屬層212及導孔213，但在其他的一些實施例，內金屬層210更包含其他金屬層或導孔，且每一金屬層亦由片狀、條狀、塊狀或上述組合的區塊所組成，本發明的範疇並非以此為限。

本發明的實施例所示的半導體裝置結構的鈍化層具有各種挖空圖案的佈局方式，這些佈局方式減少鈍化層所帶來的壓力(stress)，且頂部金屬層設置於鈍化層之挖空圖案區的下方，能夠達到保護下方元件(例如內金屬層)的效果。此外，以條狀、片狀或環狀來設計頂部金屬層之佈局來作為鈍化層與半導體基底間的緩衝結構，亦可減少在後段製程中產生不等向的壓力，避免下層的元件產生壓阻效應。傳統半導體裝置的薄膜電阻器之電阻值飄移率過大的原因主要來自壓阻效應的貢獻，藉由本揭示之半導體裝置結構的鈍化層與頂部金屬層之佈局可以避免位於鈍化層下方的元件產生壓阻效應，因此，本揭示的半導體裝置的薄膜電阻器之電阻值的飄移率低於傳統的半導體裝置之薄膜電阻器。例如，本揭示的半導體裝置的薄膜電阻器之電阻值飄移之公差(tolerance)小於5%，傳統半導體裝置的薄膜電阻器之電阻值飄移之公差則大於10%。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。 另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

100‧‧‧半導體基底

110‧‧‧多晶矽層

120‧‧‧介電層

130、260‧‧‧導孔

210‧‧‧內金屬層

220‧‧‧頂部金屬層

222‧‧‧第一部分

224‧‧‧第二部分

230‧‧‧鈍化層

232‧‧‧第一鈍化部分

234‧‧‧第二鈍化部分

240‧‧‧層間介電層

250‧‧‧挖空圖案

300‧‧‧半導體裝置結構

Claims (20)

1. 一種半導體裝置結構，包括：一半導體基底；一內金屬層，設置於該半導體基底上；一頂部金屬層，設置於該內金屬層上，其中該頂部金屬層具有一第一部分及一第二部分，其中該第一部分完全覆蓋該內金屬層，該第二部分圍繞該第一部分，且該第一部分與該第二部分隔開；以及一鈍化層，設置於該頂部金屬層上，其中該鈍化層具有一挖空圖案，以露出該頂部金屬層。
2. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一多晶矽層，位於該半導體基底與該內金屬層間，其中該多晶矽層未被該頂部金屬層的該第二部分覆蓋。
3. 如申請專利範圍第2項所述之半導體裝置結構，其中該挖空圖案露出該頂部金屬層的該第一部分，且該多晶矽層未被該鈍化層覆蓋。
4. 如申請專利範圍第2項所述之半導體裝置結構，其中該挖空圖案露出該頂部金屬層的該第二部分，且該多晶矽層被該鈍化層覆蓋。
5. 如申請專利範圍第2項所述之半導體裝置結構，其中該多晶矽層的一部分為薄膜電阻器。
6. 如申請專利範圍第1項所述之半導體裝置結構，其中該內金屬層並未被該頂部金屬層的該第二部分覆蓋。
7. 如申請專利範圍第1項所述之半導體裝置結構，其中該挖空 圖案包括：一第一挖空區；以及一第二挖空區，其中該第二挖空區圍繞該第一挖空區。
8. 如申請專利範圍第7項所述之半導體裝置結構，其中該第一挖空區露出該頂部金屬層的該第一部分，該第二挖空區露出該頂部金屬層的該第二部分。
9. 如申請專利範圍第7項所述之半導體裝置結構，其中該挖空圖案更包括：一連接部，其中該第一挖空區與該第二挖空區藉由該連接部連接。
10. 如申請專利範圍第1項所述之半導體裝置結構，其中該內金屬層包括：一第一內金屬層；以及一第二內金屬層，設置於該第一內金屬層上，其中該第一金屬層及該第二金屬層由不連續的區塊組成。
11. 如申請專利範圍第10項所述之半導體裝置結構，該第一金屬層與該第二金屬層垂直。。
12. 一種半導體裝置結構，包括：一半導體基底；一內金屬層，設置於該半導體基底上；一頂部金屬層，設置於該內金屬層上；以及一鈍化層，設置於該頂部金屬層上，該鈍化層包括一第一鈍化部分和一第二鈍化部分與該第一鈍化部分隔開，其中該第二鈍化部分圍繞該第一鈍化部分，且該第一鈍化部分 與該第二鈍化部分間的空隙露出該頂部金屬層。
13. 如申請專利範圍第12項所述之半導體裝置結構，其中該頂部金屬層具有一第一部分及一第二部分，其中該第一部分完全覆蓋該內金屬層，該第二部分圍繞該第一部分，且該第一部分與該第二部分隔開。
14. 如申請專利範圍第13項所述之半導體裝置結構，其中該鈍化層的該第一鈍化部分覆蓋該頂部金屬層的該第一部分及一部分的該頂部金屬層的該第二部分。
15. 如申請專利範圍第14項所述之半導體裝置結構，其中該鈍化層的該第一鈍化部分完全覆蓋該頂部金屬層的該第一部分。
16. 如申請專利範圍第14項所述之半導體裝置結構，其中該頂部金屬層的該第一部分未被該鈍化層的該第一鈍化部分完全覆蓋。
17. 如申請專利範圍第16項所述之半導體裝置結構，其中該鈍化層的該第一鈍化部分由複數個不連續的區塊組成。
18. 如申請專利範圍第17項所述之半導體裝置結構，其中該些區塊的每一個區塊包括L型形狀或矩形，該些區塊排成一環形，且該些區塊具有一旋轉對稱中心。
19. 如申請專利範圍第14項所述之半導體裝置結構，其中該鈍化層的該第一鈍化部分包括環形。
20. 如申請專利範圍第12項所述之半導體裝置結構，更包括：一多晶矽層，設置於該半導體基底與該內金屬層間，其中該多晶矽層未被該鈍化層覆蓋，且該多晶矽層的一部分為 薄膜電阻器。