TWI592937B - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

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Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種解碼技術，且特別是有關於低密度奇偶檢查碼的一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了確保可複寫式非揮發性記憶體模組所儲存之資料的正確性，在將某一資料儲存至可複寫式非揮發性記憶體模組之前，此資料會先被編碼。編碼後的資料(包含原始資料與錯誤更正碼)會被儲存至可複寫式非揮發性記憶體模組中。往後，編碼後的資料可被從可複寫式非揮發性記憶體模組中讀取並且被解碼，以更正其中可能存在的錯誤。以往錯誤更正碼多使用代數解碼演算法，如（BCH code），而目前機率解碼演算法，如低密度奇偶檢查碼(low density parity code，以下亦稱為LDPC)，則逐漸成熟。低密度奇偶檢查碼是使用一個稀疏矩陣(sparse matrix)來編碼與解碼。
低密度奇偶檢查碼是Gallager於1960年首先提出的，可是在1960年之後，LDPC碼逐漸地不受到喜愛，其因實現方式複雜且當時的技術又無法降低LDPC碼實現方式的複雜度。然而，在1990年之後，LDPC碼重新被研究，且已被證實若LDPC基於對應於LDPC碼之坦納圖（Tanner Graph）的和積演算法（sum-product algorithm，SPA）以進行迭代解碼時，LDPC碼可以達到近似於雪農（Shannon）通道極限的效能等級。
LDPC碼通常會被定義為一個同位檢查矩陣（parity-check matrix），且可以利用雙分圖（bipartite graph）來表達，其中雙分圖是有關於上述的坦納圖。雙分圖為一種由多個頂點所構成的圖型，且該些頂點會被劃分為兩種不同的類型，而LDPC碼得以由多個頂點所構成的雙分圖所表示。該些頂點中的一部分被稱為變數節點（variable node），而其他頂點則被稱為檢查節點（check node）。該些變數節點為一對一的映射到該些已編碼的資料位元(亦稱為碼字，codeword)。變數節點亦可稱為訊息節點(message node)或是位元節點(bit node)。檢查節點亦可稱為奇偶節點(parity node)。
一般來說，LDPC解碼器會在迭代解碼操作中，經由未滿足檢查節點(unsatisfied check node)資訊或是對數似然比值(log-likelihood ratio，LLR)來進行解碼。
然而，在位元錯誤率(bit error rate)方面，於進行迭代解碼的過程中仍然會遭遇到例如高可靠度錯誤(High reliable error)、矩陣陷阱集合(matrix trapping set)、局部最大值(local maximum)或局部最小值(local minimum)等問題。這些問題會導致位元錯誤率的錯誤地面區(error floor region)與解碼器的解碼收斂速度(decoding converging speed)的降低。因此，如何偵測且解決發散的對數似然比值(以下亦稱，LLR)以提升LDPC解碼器的效能，為此領域技術人員所關心的議題。
本發明提供適用於低密度奇偶檢查解碼器的一種解碼方法，可在迭代解碼操作不成功時，判斷是否符合擾動條件，以保護特定的對數似然比值且對其他不被保護之對數似然比值執行擾動操作，進而增進解碼效能。
本發明的一範例實施例提供適用於低密度奇偶檢查解碼的一種解碼方法，所述解碼方法包括對碼字執行迭代解碼操作，其中多個對數似然比值分別對應所述碼字的多個資料位元值；判斷所述迭代解碼操作是否成功；若所述迭代解碼操作不成功，判斷是否符合擾動條件；若符合所述擾動條件，對所述對數似然比值中的第一對數似然比值執行保護操作，並且對所述對數似然比值中的多個第二對數似然比值執行擾動操作，其中所述第二對數似然比值不同於所述第一對數似然比值；以及在完成所述擾動操作後，再對所述碼字進行所述迭代解碼操作。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元耦接至主機系統。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以對碼字執行迭代解碼操作來解碼儲存於所述可複寫式非揮發性記憶體模組的資料，其中所述碼字對應所述資料，其中多個對數似然比值分別對應所述碼字的多個資料位元值。所述記憶體控制電路單元更用以判斷所述迭代解碼操作是否成功，其中若所述迭代解碼操作不成功，所述記憶體控制電路單元更用以判斷是否符合擾動條件。若符合所述擾動條件，所述記憶體控制電路單元更用以對所述對數似然比值中的第一對數似然比值執行保護操作，並且對所述對數似然比值中的多個第二對數似然比值執行擾動操作，其中所述第二對數似然比值不同於所述第一對數似然比值。並且，在完成所述擾動操作後，所述記憶體控制電路單元更用以再對所述碼字進行所述迭代解碼操作。
本發明的一範例實施例提供用以控制可複寫式非揮發性記憶體模組的一種記憶體控制電路單元。所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路。所述記憶體管理電路傳送碼字至所述錯誤檢查與校正電路，其中所述錯誤檢查與校正電路用以對所述碼字執行迭代解碼操作來解碼儲存於所述可複寫式非揮發性記憶體模組的資料，其中所述碼字對應所述資料，其中多個對數似然比值分別對應所述碼字的多個資料位元值。所述錯誤檢查與校正電路更用以判斷所述迭代解碼操作是否成功。若所述迭代解碼操作不成功，所述錯誤檢查與校正電路更用以判斷是否符合擾動條件。若符合所述擾動條件，所述錯誤檢查與校正電路更用以對所述對數似然比值中的第一對數似然比值執行一保護操作，並且對所述對數似然比值中的多個第二對數似然比值執行擾動操作，其中所述第二對數似然比值不同於所述第一對數似然比值。並且，在完成所述擾動操作後，所述錯誤檢查與校正電路更用以再對所述碼字進行所述迭代解碼操作。
基於上述，本發明的範例實施例所提供的解碼方法，可當符合擾動條件時，適應性地對特定的對數似然比值進行保護，且對於其他對數似然比值進行擾動，以避免在迭代解碼過程中校驗子/對數似然比值無法收斂的問題且強化了解碼成功的機率，進而增進解碼的效率且增強了工作效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。可複寫式非揮發性記憶體模組406中的記憶胞是以陣列的方式設置。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路皆耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線(或同一個字元線層)上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞被用以儲存2個以上的位元，則同一條字元線(或同一個字元線層)上的實體程式化單元至少可被分類為一個下(lower)實體程式化單元與一個上(upper)實體程式化單元。
在一範例實施例中，若每一個記憶胞被用以儲存2個位元，則同一條字元線(或同一個字元線層)上的實體程式化單元可被分類為一個下實體程式化單元與一個上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度會高於上實體程式化單元的可靠度。
在另一範例實施例中，若每一個記憶胞被用以儲存3個位元，則同一條字元線(或同一個字元線層)上的實體程式化單元可被分類為一個下實體程式化單元、一個上實體程式化單元及一個額外(extra)實體程式化單元。例如，一記憶胞的最低有效位元是屬於下實體程式化單元，一記憶胞的中間有效位元(Central Significant Bit，CSB)是屬於上實體程式化單元，並且一記憶胞的的最高有效位元是屬於額外實體程式化單元。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在一範例實施例中，記憶體管理電路502是基於實體單元來管理可複寫式非揮發性記憶體模組406中的記憶胞。例如，在以下範例實施例中，是以一個實體程式化單元作為一個實體單元的範例。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體抹除單元或由任意數目的記憶胞組成，視實務上的需求而定。此外，必須瞭解的是，當記憶體管理電路502對可複寫式非揮發性記憶體模組406中的記憶胞(或實體單元)進行分組時，此些記憶胞(或實體單元)是被邏輯地分組，而其實際位置並未更動。
在本範例實施例中，錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code，ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在本範例實施例中，錯誤檢查與校正電路508所使用的是低密度奇偶檢查碼(low density parity code，LDPC)。然而，在另一範例實施例中，錯誤檢查與校正電路508所使用的也可以是BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)、位元翻轉(bit flipping)等編/解碼演算法。
圖6是根據本發明的一範例實施例所繪示的低密度奇偶檢查碼之置信傳播(belief propagation)的示意圖。
請參照圖6，低密度奇偶檢查碼的解碼過程可以表示為一個置信傳播圖510。置信傳播圖510包括檢查節點601(1)~601( k)與變數節點502(1)~502( n)。每一個檢查節點601(1)~601( k)是對應到一個校驗子(syndrome)，而每一個變數節點502(1)~502( n)是對應當前欲解碼之碼字中的一個資料位元(data bit)。資料位元與校驗子之間的對應關係(即，變數節點502(1)~502( n)與檢查節點601(1)~601( k)之間的連結關係)是根據低密度奇偶檢查碼所採用的一個奇偶檢查矩陣所產生的。具體來說，若奇耦檢查矩陣中第 i列(row)第 j行(column)的元素為1，則第 i個檢查節點601( i)便會連接到第 j個變數節點602(j)，其中 i與 j為正整數。
當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取 n個資料位元(形成一個碼字)時，記憶體管理電路502(或錯誤檢查與校正電路508)也會取得每一個資料位元的通道可靠度資訊。此通道可靠度資訊用以表示對應的資料位元被解碼為位元“1”或是“0”的機率(或稱信心度)。例如，在置信傳播圖610中，變數節點602(1)~602( n)會接收到對應的通道可靠度資訊 L 1 ~ L n 。其中，變數節點602(1)會接收第1個資料位元的通道可靠度資訊 L 1 ，而變數節點602(j)會接收第 j個資料位元的通道可靠度資訊 L j 。錯誤檢查與校正電路508會根據置信傳播圖610的結構與通道可靠度資訊 L 1~L n 來執行解碼操作。
在本範例實施例中，錯誤檢查與校正電路508所執行的解碼操作為迭代解碼(iterative decoding)操作。在迭代解碼操作中，變數節點602(1)~602( n)會計算出可靠度資訊給檢查節點601(1)~601( k)，並且檢查節點601(1)~601( k)也會計算出可靠度資訊給變數節點602(1)~602( n)。計算出來的可靠度資訊會沿著置信傳播圖610中的邊(edge)來傳送。例如，檢查節點601( i)傳送給變數節點602( j)的是可靠度資訊 ，而變數節點602( j)傳送給檢查節點601( i)是可靠度資訊 。某一個可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為“1”或是“0”的機率(或上述信心度)有多少。舉例來說，可靠度資訊 表示變數節點602( j)認為第 j個資料位元被解碼為“1”或是“0”的信心度(可為正或是負)，而可靠度資訊 表示檢查節點601( i)認為第 j個資料位元被解碼為“1”或是“0”的信心度(亦可為正或是負)。而變數節點602(1)~602( n)與檢查節點601(1)~601( k)會根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為“1”或是“0”的條件機率。因此，上述傳送可靠度資訊的過程又被稱為置信傳播。
在一範例實施例中，在節點間傳輸的可靠度資訊(例如，可靠度資訊 與 )以及實際用來對資料位元進行解碼的通道可靠度資訊(例如，通道可靠度資訊 L 1~L n )皆是以對數似然比值(Log Likelihood Ratio，LLR)來表示。然而，當採用不同的演算法來更新迭代解碼操作中的可靠度資訊及/或通道可靠度資訊時，變數節點602(1)~602( n)及/或檢查節點601(1)~601( k)會計算出不同類型/屬性的可靠度資訊及/或通道可靠度資訊。例如，錯誤檢查與校正電路508可以採用總和-乘積演算法(Sum-Product Algorithm，SPA)、最小值-總和演算法(Min-Sum Algorithm)、或位元翻轉演算法(Bit-Flipping Algorithm)等，本發明不加以限制。
在本範例實施例中，迭代解碼操作中的迭代(iteration)會不斷的重覆執行，以更新(或最佳化)至少部份資料位元所對應的通道可靠度資訊。例如，在迭代解碼操作的每一次迭代中，變數節點602(1)~602( n)會傳遞可靠度資訊給檢查節點601(1)~601( k)，並且檢查節點601(1)~601( k)會傳遞可靠度資訊給變數節點602(1)~602( n)。藉此，實際用來對資料位元進行解碼的通道可靠度資訊(例如，通道可靠度資訊 L 1~L n )可能會在任一次的迭代中被更新。
若經由解碼操作中的某一次迭代所產生的碼字為有效(valid)碼字，表示解碼成功，並且解碼操作會停止。若所產生的碼字不是有效的碼字，則會進行下一次的迭代。此外，若解碼操作中執行迭代的總次數到達一預定門檻值(亦稱，迭代次數上限值)，則表示解碼失敗，並且此解碼操作也會停止。藉此，實際用來對資料位元進行解碼的通道可靠度資訊(例如，通道可靠度資訊 L 1~L n )可能會在任一次的迭代中被更新。若經由解碼操作中的某一次迭代所產生的碼字為有效(valid)碼字，表示解碼成功，並且解碼操作會停止。若所產生的碼字不是有效的碼字，則會進行下一次的迭代。在本範例實施例中，通道可靠度資訊為對數似然比值(Log-Likelihood Ratio，以下亦稱LLR)。在本領域中，對數似然比值為解碼LDPC之一輸入參數，用以透過LDPC電路對資料進行解碼操作。此外，在本領域中，更新對數似然比值的方式例如有登山法(Hill Climbing)、模擬退火法(Simulated Annealing)、梯度下降法(Gradient Descent)等最佳化方法。
對數似然比值泛用於LDPC電路之各種演算法，如總和-乘積演算法(Sum-Product Algorithm，SPA)、最小值-總和演算法(Min-Sum Algorithm)、或位元翻轉演算法(Bit-Flipping Algorithm)、對數似然比值（Log-Likelihood Ratio，LLR）演算法，補償式最小值-總和(Offset Min-Sum Algorithm)演算法等，由於此等演算法已為本領域人員所知悉，故在此不再多做贅述。
在本範例實施例中，當有不可更正的錯誤位元(或是解碼錯誤)時，透過改變迭代解碼操作中所使用的多個對數似然比值，可能會改變解碼操作的解碼結果，進而將錯誤位元更正回來(或解碼成功)。上述改變迭代解碼操作中所使用的多個對數似然比值的數值的操作亦可稱為擾動操作(perturbation operation)。
此外，在另一範例實施例中，亦可藉由翻轉(flip)一個碼字中的若干資料位元(如，使用位元翻轉演算法)，並對翻轉後的碼字重新進行迭代解碼，以改變迭代解碼操作的結果。在一些情況下，在翻轉前無法解碼的碼字(有不可更正的錯誤位元)，有可能在翻轉後可以解碼成功(不可更正的錯誤位元被成功更正)。並且，在一範例實施例中記憶體管理電路502會持續地進行迭代解碼操作，直到迭代解碼操作的次數到達預設上限值。廠商可根據需求自行設定預設上限值，本發明不限於此。以下會配合圖7與圖8來詳細說明本發明的用於LDPC解碼器的適應性保護操作與擾動操作的細節。
圖7是根據本發明的範例實施例所繪示的錯誤檢查與校正電路的概要方塊圖。請參照圖7，在本範例實施例中，如上所述錯誤檢查與校正電路508(亦稱，低密度奇偶檢查解碼器)是使用低密度奇偶檢查碼(以下亦稱，LDPC)來進行對於資料的編碼與解碼。錯誤檢查與校正電路508包括解碼管理電路710、保護電路720與擾動電路730。解碼管理電路710用以負責錯誤檢查與校正電路508所進行的LDPC解碼操作的整體運作，並且解碼管理電路710可利用低密度奇偶檢查碼來解碼。保護電路720耦接至解碼管理電路710，其用以在LDPC解碼操作中選擇需保護的對數似然比值並且對所選擇之對數似然比值進行保護操作。擾動電路730耦接至解碼管理電路710，其用以在LDPC解碼操作中對沒有被執行保護操作之對數似然比值進行擾動操作。應注意的是，在另一範例實施例中，保護電路720或擾動電路730亦可被整合至解碼管理電路710中。
圖8是根據本發明的一範例實施例所繪示的適用於低密度奇偶檢查碼解碼器的解碼方法的流程圖。請同時參照圖7與圖8，在步驟S801中，解碼管理電路710對碼字執行迭代解碼操作。具體來說，記憶體管理電路502將所欲解碼之碼字傳送至錯誤檢查與校正電路508的解碼管理電路710以進行對應LDPC的迭代解碼操作，進而解碼對應所述碼字的儲存於可複寫式非揮發性記憶體模組406的資料。在接收到所述碼字之後，解碼管理電路710會開始對所接收的碼字進行迭代解碼操作，辨識所接收碼字的多個資料位元，根據所述資料位元來獲得對應的多個初始對數似然比值，並且經由所述對數似然比值來進行解碼操作。在一範例實施例中，初始對數似然比值可經由查詢一查找表而獲得。然而，在另一範例實施例中，初始對數似然比值亦可根據對應的記憶胞中的臨界電壓分佈來取得。本發明並不限定初始對數似然比值的獲得方式。當完成每一次的迭代解碼操作解碼管理電路710會統計對於所述碼字執行迭代解碼操作的累計次數。
在步驟S803中，解碼管理電路710會判斷所述迭代解碼操作是否成功。具體來說，如上所述，若經由本次迭代解碼操作所產生的碼字為有效(valid)碼字，表示解碼成功，並且解碼操作會停止，結束整個解碼操作。若所產生的碼字不是有效的碼字，則會接續至步驟S805。值得一提的是，廠商可設定執行迭代解碼操作的迭代次數上限值，並且統計對於一碼字所執行的迭代解碼次數的總和。如此一來，當對所碼字執行迭代解碼操作的次數達到所述迭代次數上限值時，解碼管理電路710會結束對所述碼字的解碼操作。
在步驟S805中，解碼管理電路710會判斷是否符合擾動條件。具體來說，解碼管理電路710會根據對所述碼字執行(一或多次)迭代解碼操作所獲得的多個相關資訊(如，進行迭代解碼操作的次數、)來判斷擾動條件是否符合。
在本範例實施例中，當解碼管理電路710判定下列情境的其中之一發生時，解碼管理電路710會判定符合擾動條件：(1)若對所述碼字進行迭代解碼操作的次數超過第一門檻值；(2)若行訊息及/或對數似然比值的存取次數大於第二門檻值(如，使用最小值-總和演算法時)；(3)若列訊息及/或一對數似然比值的存取次數大於第三門檻值(如，使用位元翻轉演算法時)；(4)若一校驗子(syndrome)的權重低於第四門檻值(如，解碼器陷於一個錯誤模式中，其導致過低的校驗子的權重)；(5)若所述對數似然比值的其中之一的數目超過第五門檻值(如，高可靠度的對數似然比值的數目大於一定值時，資料有可能已經飽和)；(6) 若所述對數似然比值的總和超過第六門檻值(如，高可靠度的對數似然比值的總和大於一定值時，資料有可能已經飽和)；(7) 若一校驗子週期性地縮放的次數超過第七門檻值；以及(8) 若一對數似然比值週期性地縮放的次數超過第八門檻值。
更詳細來說，針對上述的第(7)情境，其中若解碼管理電路710辨識到某一校驗子會隨著迭代解碼操作的次數增加而更新並且在每次迭代解碼操作後更新的校驗子會週期性地呈現縮小-擴張的現象，解碼管理電路710會判定所述校驗子已無法經由目前的對數似然比值而收斂。如此一來，解碼管理電路710會判定符合擾動條件，以在後續步驟中對特定的對數似然比值進行擾動操作，進而有機率獲得好的解碼結果(或是使所述校驗子順利收斂)。
相似地，針對上述的第(8)情境，其中若解碼管理電路710辨識到某一對數似然比值會隨著迭代解碼操作的次數增加而更新並且在每次迭代解碼操作後更新的所述對數似然比值會週期性地呈現縮小-擴張的現象，解碼管理電路710會判定符合擾動條件，以在後續步驟中對特定的對數似然比值進行擾動操作，進而有機率獲得好的解碼結果。此外，若在步驟S805中，判定不符合擾動條件，會接續步驟S801，以再次對所述碼字執行迭代解碼操作。
在判定符合擾動條件後，於步驟S807中，解碼管理電路710對第一對數似然比值執行保護操作。具體來說，在判定符合擾動條件後，解碼管理電路710會在對應多個變數節點的多個對數似然比值中選擇一或多個對數似然比值做為第一對數似然比值，並且對所選擇之第一對數似然比值執行保護操作。
在本範例實施例中，上述在所述對數似然比值中選擇一或多個對數似然比值做為第一對數似然比值的步驟包括下列方式的其中之一或其組合：(1)選擇與未滿足校驗子(unsatisfied syndrome)無關的變數節點所對應的對數似然比值做為第一對數似然比值；(2)選擇翻轉次數大於翻轉次數門檻值的變數節點所對應的對數似然比值做為所述第一對數似然比值(如，判斷常翻轉的所述變數節點所導致的解碼結果是不成功的，而猜測對於所述變數節點的翻轉是無用的)；(3)選擇沒有被翻轉過的變數節點所對應的對數似然比值做為所述第一對數似然比值(如，假設在沒有高可靠度錯誤(HRE)的情況下，猜測沒有被翻轉過的變數節點所對應的對數似然比值是可靠的並且對所述可靠的對數似然比值進行保護)；(4)選擇高可靠度的變數節點所對沒有被選擇成為應的對數似然比值做為所述第一對數似然比值(如，判定沒有高可靠度錯誤(HRE)的情況下，對高可靠度的對數似然比值進行保護)；以及(5)選擇低可靠度的變數節點所對應的對數似然比值做為所述第一對數似然比值(如，判定有高可靠度錯誤(HRE)的情況下，對低可靠度的對數似然比值進行保護)。
應注意的是，在本範例實施例中，若解碼管理電路710對所述第一對數似然比值執行保護操作，其表示解碼管理電路710不會對所述第一對數似然比值執行擾動操作。
在對第一對數似然比值執行保護操作後，在步驟S809中，解碼管理電路710會對第二對數似然比值執行擾動操作。
具體來說，在本範例實施例中，在於對應所述碼字的全部對數似然比值中選擇第一對數似然比值後，解碼管理電路710將全部對數似然比值中沒有被執行保護操作的對數似然比值作為第二對數似然比值。也就是說，此時，對應所述碼字的全部對數似然比值會被分類為第一對數似然比值與第二對數似然比值，其中第一對數似然比值是被選擇來執行保護操作的對數似然比值，第二對數似然比值是剩餘的其他對數似然比值(如，全部對數似然比值中其他沒有被選擇做為第一對數似然比值的對數似然比值) 並且第二對數似然比值會被執行擾動操作。應注意的是，本發明並不限定第一對數似然比值與第二對數似然比值的個數。例如，第一對數似然比值或第二對數似然比值的個數可大於一個或是多於一個。然而，第一對數似然比值的個數加上第二對數似然比值的個數會等於對應一碼字的全部對數似然比值的個數。
在本範例實施例中，擾動操作的執行方式包括下列操作(運算)的其中之一或其組合：(1)對於所述第二對數似然比值中的每一個第二對數似然比值分別加上對應的擾動值，其中加入至每一個第二對數似然比值的所述擾動值會對應所述擾動值所加入的每一個第二對數似然比值；(2)對於所述第二對數似然比值中的每一個第二對數似然比值皆乘以相同的第一數值；(3)對於所述第二對數似然比值中的每一個第二對數似然比值皆加上相同的第二數值；(4)將所述第二對數似然比值中超過第九門檻值的第二對數似然比值設定為第三數值。應注意的是，廠商可根據自身需求來設定上述的第一~第九門檻值。
舉例來說，假設第二對數似然比值的個數有“X”個，執行擾動操作前的第二對數似然比值分別可表示為LLR[i]，其中“i”用以表示第二對數似然比值的順序，例如 “i”可為0、1、…、X-2、X-1。第二對數似然比值在執行擾動操作後會成為已擾動第二對數似然比值，其分別可表示為LLR’[i]，其中“i”用以表示第二對數似然比值的順序，例如 “i”可為0、1、…、X-2、X-1。簡單來說，LLR[i]在執行擾動操作後會成為LLR’[i]。
根據上方的舉例，上述第(1)個擾動操作的執行方式可利用下方的公式(A)來表示：
LLR’[i]=LLR[i]+Noise[i]               (A)
其中Noise[i]是表示分別對應不同第二對數似然比值的擾動值(例如，Noise[0]對應LLR[0])。在本範例實施例中，所述擾動值為經由高斯亂數(Gaussian Random Number)或均勻亂數(Uniform Random Numbers)的方式所產生的亂數。值得一提的是，在一範例實施例中，若解碼管理電路710判定目前更新後的(最佳化後的)對數似然比值陷入了區域性極值(Local maximum/minimum)且此區域性極值並不是全域性(Global)極值(如，對應的校驗子未滿足)，解碼管理電路710會優先嘗試使用此第(1)種擾動操作的執行方式。
上述第(2)個擾動操作的執行方式可利用下方的公式(B)來表示：
LLR’[i]=α*LLR[i]                           (B)
其中α為一常數，所述常數α(亦稱，第一數值)可被廠商來自行設定。值得一提的是，在一範例實施例中，若解碼管理電路710判定目前迭代解碼操作具有高可靠度錯誤(High Reliability Error)或矩陣陷阱集合(Matrix trapping set)的問題，解碼管理電路710會優先嘗試使用此第(2)種擾動操作的執行方式。
上述第(3)個擾動操作的執行方式可利用下方的公式(C)來表示：
LLR’[i]= LLR[i]+β                          (C)
其中β為一常數(可小於零或是大於零)，所述常數β(亦稱，第二數值)可被廠商來自行設定。簡單來說，可視為所執行的擾動操作為全部的第二對數似然比值皆一起加入相同的“β”。
上述第(4)個擾動操作的執行方式可利用下方的公式(D)來表示：
LLR’[i]=SIGN(LLR[i])*CONSTANT  (if LLR[i]＞TH) (D)
其中“SIGN(LLR[i])”用以獲得“LLR[i]”的正負號。例如，SIGN(20)會得到 “+1”。又例如，SIGN(-20)會獲得“-1”。“TH”為一預設門檻值(亦稱，第九門檻值)，並且“CONSTANT”為一預設值(亦稱，第三數值)。也就是說，上述的公式是表示，對於第二對數似然比值中大於第九門檻值的第二對數似然比值，將對其所獲得正負號乘上第三數值的結果作為擾動後第二對數似然比值。
舉例來說，假設第九門檻值為“-20”，第三數值為“18”，第二對數似然比值分別為數值為“-10”的LLR[0]與數值為 “-25”的LLR[1]。則根據公式(D)，僅會對LLR[1]執行擾動操作，並且LLR’[1]為 “-18” (即， “-1”*“18”= “-18”)。在另一範例實施例中，第三數值的絕對值大小被設定相等於第九門檻值的絕對值大小。
在完成步驟S809後，流程回到步驟S801，解碼管理電路710會再對所述碼字執行迭代解碼操作。
綜上所述，本發明的範例實施例所提供的解碼方法，可當符合擾動條件時，適應性地對特定的對數似然比值進行保護，且對於其他對數似然比值進行擾動，以避免在迭代解碼過程中校驗子/對數似然比值無法收斂的問題且強化了解碼成功的機率，進而增進解碼的效率且增強了工作效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
610‧‧‧置信傳播圖
601(1)~601(k)‧‧‧奇偶節點
602(1)~602(n)‧‧‧訊息節點
L1~Ln‧‧‧通道可靠度資訊
、‧‧‧可靠度資訊
710‧‧‧解碼管理電路
720‧‧‧保護電路
730‧‧‧擾動電路
S801‧‧‧步驟(對碼字執行迭代解碼操作)
S803‧‧‧步驟(判斷所述迭代解碼操作是否成功)
S805‧‧‧步驟(判斷是否符合擾動條件)
S807‧‧‧步驟(對第一對數似然比值執行保護操作)
S809‧‧‧步驟(對第二對數似然比值執行擾動操作)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的低密度奇偶檢查碼之置信傳播(belief propagation)的示意圖。 圖7是根據本發明的範例實施例所繪示的錯誤檢查與校正電路的概要方塊圖。 圖8是根據本發明的一範例實施例所繪示的適用於低密度奇偶檢查碼解碼器的解碼方法的流程圖。
S801‧‧‧步驟(對碼字執行迭代解碼操作)
S803‧‧‧步驟(判斷所述迭代解碼操作是否成功)
S805‧‧‧步驟(判斷是否符合擾動條件)
S807‧‧‧步驟(對第一對數似然比值執行保護操作)
S809‧‧‧步驟(對第二對數似然比值執行擾動操作)

Claims (21)

  1. 一種解碼方法，適用於一低密度奇偶檢查(LDPC)解碼器，包括： 對一碼字執行一迭代解碼操作，其中多個對數似然比值(Log-likelihood ratio，LLR)分別對應該碼字的多個資料位元值； 判斷該迭代解碼操作是否成功； 若該迭代解碼操作不成功，判斷是否符合一擾動條件； 若符合該擾動條件，對該些對數似然比值中的一第一對數似然比值執行一保護操作，並且對該些對數似然比值中的多個第二對數似然比值執行一擾動操作，其中該些第二對數似然比值不同於該第一對數似然比值；以及 在完成該擾動操作後，再對該碼字進行該迭代解碼操作。
  2. 如申請專利範圍第1項所述的解碼方法，更包括： 若不符合該擾動條件，再對該碼字執行該迭代解碼操作。
  3. 如申請專利範圍第1項所述的解碼方法，其中上述判斷是否符合該擾動條件的步驟包括： 若對該碼字進行該迭代解碼操作的次數超過一第一門檻值，判定符合該擾動條件； 若一行訊息及/或一對數似然比值的存取次數大於一第二門檻值，判定符合該擾動條件； 若一列訊息及/或一對數似然比值的存取次數大於一第三門檻值，判定符合該擾動條件； 若一校驗子(syndrome)的權重低於一第四門檻值，判定符合該擾動條件； 若一對數似然比值的數目超過一第五門檻值，判定符合該擾動條件； 若該些對數似然比值的總和超過一第六門檻值，判定符合該擾動條件； 若該校驗子週期性地縮放的次數超過一第七門檻值，判定符合該擾動條件；或 若該對數似然比值週期性地縮放的次數超過一第八門檻值，判定符合該擾動條件。
  4. 如申請專利範圍第1項所述的解碼方法，其中上述對該第一對數似然比值執行該保護操作的步驟包括下列操作的其中之一或其組合： 選擇與未滿足校驗子無關的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 選擇翻轉次數大於一翻轉次數門檻值的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 選擇沒有被翻轉過的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 選擇高可靠度的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值；以及 選擇低可靠度的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值，其中被保護的該第一對數似然比值不會被執行該擾動操作。
  5. 如申請專利範圍第4項所述的解碼方法，更包括： 將該些對數似然比值中的不為該第一對數似然比值的多個對數似然比值做為該些第二對數似然比值，其中上述對該些對數似然比值中的該些第二對數似然比值執行該擾動操作的步驟包括下列操作的其中之一或其組合： 對於該些第二對數似然比值中的每一個第二對數似然比值分別加上對應的一擾動值，其中加入至每一個第二對數似然比值的該擾動值會對應該擾動值所加入的每一個第二對數似然比值； 對於該些第二對數似然比值中的每一個第二對數似然比值皆乘以相同的一第一數值； 對於該些第二對數似然比值中的每一個第二對數似然比值皆加上相同的一第二數值；以及 將該些第二對數似然比值中超過一第九門檻值的一第二對數似然比值設定為一第三數值。
  6. 如申請專利範圍第5項所述的解碼方法，其中該擾動值包括一高斯亂數或一均勻亂數。
  7. 如申請專利範圍第5項所述的解碼方法，其中該第三數值的絕對值等於該第九門檻值的絕對值。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以對一碼字執行一迭代解碼操作來解碼儲存於該可複寫式非揮發性記憶體模組的一資料，其中該碼字對應該資料，其中多個對數似然比值分別對應該碼字的多個資料位元值， 其中該記憶體控制電路單元更用以判斷該迭代解碼操作是否成功， 其中若該迭代解碼操作不成功，該記憶體控制電路單元更用以判斷是否符合一擾動條件， 其中若符合該擾動條件，該記憶體控制電路單元更用以對該些對數似然比值中的一第一對數似然比值執行一保護操作，並且對該些對數似然比值中的多個第二對數似然比值執行一擾動操作，其中該些第二對數似然比值不同於該第一對數似然比值， 其中在完成該擾動操作後，該記憶體控制電路單元更用以再對該碼字進行該迭代解碼操作。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中若不符合該擾動條件，該記憶體控制電路單元再對該碼字執行該迭代解碼操作。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中在上述該記憶體控制電路單元更用以判斷是否符合該擾動條件的操作中， 若對該碼字進行該迭代解碼操作的次數超過一第一門檻值，該記憶體控制電路單元判定符合該擾動條件， 其中若一行訊息及/或一對數似然比值的存取次數大於一第二門檻值，該記憶體控制電路單元判定符合該擾動條件， 其中若一列訊息及/或一對數似然比值的存取次數大於一第三門檻值，該記憶體控制電路單元判定符合該擾動條件， 其中若一校驗子的權重低於一第四門檻值，該記憶體控制電路單元判定符合該擾動條件， 其中若一對數似然比值的數目超過一第五門檻值，該記憶體控制電路單元判定符合該擾動條件， 其中若該些對數似然比值的總和超過一第六門檻值，該記憶體控制電路單元判定符合該擾動條件， 其中若該校驗子週期性地縮放的次數超過一第七門檻值，該記憶體控制電路單元判定符合該擾動條件， 其中若該對數似然比值週期性地縮放的次數超過一第八門檻值，該記憶體控制電路單元判定符合該擾動條件。
  11. 如申請專利範圍第8項所述的記憶體儲存裝置，其中上述該記憶體控制電路單元更用以對該第一對數似然比值執行該保護操作的操作包括下列操作的其中之一或其組合： 該記憶體控制電路單元選擇與未滿足校驗子無關的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 該記憶體控制電路單元選擇翻轉次數大於一翻轉次數門檻值的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 該記憶體控制電路單元選擇沒有被翻轉過的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 該記憶體控制電路單元選擇高可靠度的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值；以及 該記憶體控制電路單元選擇低可靠度的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值，其中被保護的該第一對數似然比值不會被執行該擾動操作。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元將該些對數似然比值中的不為該第一對數似然比值的多個對數似然比值做為該些第二對數似然比值，其中上述對該些對數似然比值中的該些第二對數似然比值執行該擾動操作的操作包括下列操作的其中之一或其組合： 該記憶體控制電路單元對於該些第二對數似然比值中的每一個第二對數似然比值分別加上對應的一擾動值，其中加入至每一個第二對數似然比值的該擾動值會對應該擾動值所加入的每一個第二對數似然比值； 該記憶體控制電路單元對於該些第二對數似然比值中的每一個第二對數似然比值皆乘以相同的一第一數值； 該記憶體控制電路單元對於該些第二對數似然比值中的每一個第二對數似然比值皆加上相同的一第二數值；以及 該記憶體控制電路單元將該些第二對數似然比值中超過一第九門檻值的一第二對數似然比值設定為一第三數值。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該擾動值包括一高斯亂數或一均勻亂數。
  14. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該第三數值的絕對值等於該第九門檻值的絕對值。
  15. 一種記憶體控制電路單元，用以控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一錯誤檢查與校正電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路，其中該記憶體管理電路傳送一碼字至該錯誤檢查與校正電路， 其中該錯誤檢查與校正電路用以對該碼字執行一迭代解碼操作來解碼儲存於該可複寫式非揮發性記憶體模組的一資料，其中該碼字對應該資料，其中多個對數似然比值分別對應該碼字的多個資料位元值， 其中該錯誤檢查與校正電路更用以判斷該迭代解碼操作是否成功， 其中若該迭代解碼操作不成功，該錯誤檢查與校正電路更用以判斷是否符合一擾動條件， 其中若符合該擾動條件，該錯誤檢查與校正電路更用以對該些對數似然比值中的一第一對數似然比值執行一保護操作，並且對該些對數似然比值中的多個第二對數似然比值執行一擾動操作，其中該些第二對數似然比值不同於該第一對數似然比值， 其中在完成該擾動操作後，該錯誤檢查與校正電路更用以再對該碼字進行該迭代解碼操作。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中若不符合該擾動條件，該錯誤檢查與校正電路再對該碼字執行該迭代解碼操作。
  17. 如申請專利範圍第15項所述的記憶體控制電路單元，其中在上述該錯誤檢查與校正電路更用以判斷是否符合該擾動條件的操作中， 若對該碼字進行該迭代解碼操作的次數超過一第一門檻值，該錯誤檢查與校正電路判定符合該擾動條件， 其中若一行訊息及/或一對數似然比值的存取次數大於一第二門檻值，該錯誤檢查與校正電路判定符合該擾動條件， 其中若一列訊息及/或一對數似然比值的存取次數大於一第三門檻值，該錯誤檢查與校正電路判定符合該擾動條件， 其中若一校驗子的權重低於一第四門檻值，該錯誤檢查與校正電路判定符合該擾動條件， 其中若一對數似然比值的數目超過一第五門檻值，該錯誤檢查與校正電路判定符合該擾動條件， 其中若該些對數似然比值的總和超過一第六門檻值，該錯誤檢查與校正電路判定符合該擾動條件， 其中若該校驗子週期性地縮放的次數超過一第七門檻值，該錯誤檢查與校正電路判定符合該擾動條件， 其中若該對數似然比值週期性地縮放的次數超過一第八門檻值，該錯誤檢查與校正電路判定符合該擾動條件。
  18. 如申請專利範圍第15項所述的記憶體控制電路單元，其中上述該錯誤檢查與校正電路更用以對該第一對數似然比值執行該保護操作的操作包括下列操作的其中之一或其組合： 該錯誤檢查與校正電路選擇與未滿足校驗子無關的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 該錯誤檢查與校正電路選擇翻轉次數大於一翻轉次數門檻值的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 該錯誤檢查與校正電路選擇沒有被翻轉過的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值； 該錯誤檢查與校正電路選擇高可靠度的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值；以及 該錯誤檢查與校正電路選擇低可靠度的一變數節點所對應的一對數似然比值做為該第一對數似然比值且保護該第一對數似然比值，其中被保護的該第一對數似然比值不會被執行該擾動操作。
  19. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路將該些對數似然比值中的不為該第一對數似然比值的多個對數似然比值做為該些第二對數似然比值，其中上述對該些對數似然比值中的該些第二對數似然比值執行該擾動操作的操作包括下列操作的其中之一或其組合： 該錯誤檢查與校正電路對於該些第二對數似然比值中的每一個第二對數似然比值分別加上對應的一擾動值，其中加入至每一個第二對數似然比值的該擾動值會對應該擾動值所加入的每一個第二對數似然比值； 該錯誤檢查與校正電路對於該些第二對數似然比值中的每一個第二對數似然比值皆乘以相同的一第一數值； 該錯誤檢查與校正電路對於該些第二對數似然比值中的每一個第二對數似然比值皆加上相同的一第二數值；以及 該錯誤檢查與校正電路將該些第二對數似然比值中超過一第九門檻值的一第二對數似然比值設定為一第三數值。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該擾動值包括一高斯亂數或一均勻亂數。
  21. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該第三數值的絕對值等於該第九門檻值的絕對值。
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