TWI590379B - 半導體基板中接觸點之建立方法 - Google Patents
半導體基板中接觸點之建立方法 Download PDFInfo
- Publication number
- TWI590379B TWI590379B TW104105900A TW104105900A TWI590379B TW I590379 B TWI590379 B TW I590379B TW 104105900 A TW104105900 A TW 104105900A TW 104105900 A TW104105900 A TW 104105900A TW I590379 B TWI590379 B TW I590379B
- Authority
- TW
- Taiwan
- Prior art keywords
- substrate
- conductive structure
- contact point
- establishing
- electrical contact
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims description 104
- 238000000034 method Methods 0.000 title claims description 64
- 239000004065 semiconductor Substances 0.000 title description 7
- 229920000642 polymer Polymers 0.000 claims description 61
- 229920001400 block copolymer Polymers 0.000 claims description 45
- 238000000151 deposition Methods 0.000 claims description 17
- 238000000407 epitaxy Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 8
- 238000005191 phase separation Methods 0.000 claims description 8
- 238000001338 self-assembly Methods 0.000 claims description 8
- 239000012811 non-conductive material Substances 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims 3
- 229920001577 copolymer Polymers 0.000 claims 2
- 239000010410 layer Substances 0.000 description 44
- 239000010408 film Substances 0.000 description 24
- 239000000463 material Substances 0.000 description 16
- 238000002408 directed self-assembly Methods 0.000 description 13
- 239000011810 insulating material Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229920000140 heteropolymer Polymers 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical group C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000012925 reference material Substances 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 239000000344 soap Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02359—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the surface groups of the insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本發明係關於半導體基板中接觸點之建立方法。 [相關申請案的交互參照]
本申請案主張美國臨時專利申請案第61/943487號之權益(申請日為2014年2月23日),該案名為「半導體基板中接觸點之建立方法」,以全文加入本案中做為參考資料。
本發明係關於電子裝置以及半導體製程。半導體製造程序係由若干用以製造完成的晶片之步驟組成。該製造晶片之步驟可包含:產生基板/晶圓、沉積薄膜、沉積光阻劑、建立遮罩、暴露到光/輻射線、使暴露的材料顯影、蝕刻特徵、清理基板、填入電性佈線、測試等。在晶片的製程期間,重複多次該等獨立步驟中的多者。為了製造工作微晶片,一般會完成多次結構的顯影步驟。為了連接基板上的結構的平面或層,必須在兩層的接觸點之精確位置上建立連接件。
揭露於此之技術使用嵌段共聚物的定向自組裝以建立電性接觸點(使用於各種基板上)。定向自組裝(DSA)為一種嵌段共聚物製程,其使用由兩嵌段所組成的製程聚合物,該兩嵌段在混合物中相連或暫時地保持在一起,相似於肥皂將油接附到水的情況。該相異兩嵌段(聚合物)傾向互相排斥。例如,嵌段的其中一者自身吸引,但另一嵌段則自身排斥。運用DSA,可根據佛利(Flory)交互作用參數Kai、統計分子重N、以及體積,而建立三種相異結構。調整該參數可產生相異型態的結構。在Kai和N對DSA體積的比率的所需臨界值之上,沉積的嵌段共聚物薄膜組裝成球體、接著是圓柱體、再接著為層狀物(線狀物)。嵌段共聚物之材料可由外形成型、外型方向、外型大小來決定。嵌段可選擇,以使一嵌段材料可選擇性地相對於另一嵌段材料而蝕刻(移除)。例如,在組裝之後,一材料較硬但另一個材料較軟。
揭露於此之實施例包含為微晶片建立接觸點的方法。本文之實施例包含一大尺寸的板(位於層之間),覆蓋不同層上的兩線路的預期交叉位置。該大尺寸的板由數百、數千、數百萬(等)小的傳導性接觸點圓柱體、線狀物或其他垂直結構組成,而各傳導性結構與相鄰的結構電性隔絕。
一實施例包含在基板上建立電性接觸點的方法。該方法包含:提供一基板,具有第一傳導性結構在該基板上。將嵌段共聚物薄膜沉積在該基板上。該嵌段共聚物薄膜包含第一聚合物以及第二聚合物。活化該嵌段共聚物薄膜的相分離,使得複數個(包含該第一聚合物的)第一結構形成。亦使得一或更多的(包含該第二聚合物的)第二結構形成。來自該複數個第一結構的獨立結構為垂直定向,且藉由該一或更多的第二結構與彼此電性絕緣。多個來自該複數個第一結構的獨立結構與第一傳導性結構接觸。從基板上將該複數個第一結構移除,但保留該一或更多的第二結構在基板,並界定出垂直孔道。將電傳導性材料填入該被界定出來的垂直孔道中,以形成電性接觸點。
當然,為了明確性的緣故,已如所述般提出相異步驟之討論順序。整體上,可依任何適合的順序執行該等步驟。此外,雖然相異的各個特徵、技術、設置等,在此可能於本發明的不同地方被討論,吾人意欲各觀念可個別單獨地或彼此結合地去執行。因此,本發明可用許多不同的方式,去實施以及看待。
注意此發明內容段落,未詳細說明每個實施例、及/或本發明或所主張發明的增值地新穎性樣態。替代地,本發明內容僅提供不同實施例的基礎討論,以及超越先前技術的新穎性之對應點。對於本發明與實施例的額外細節及/或可能的觀點,讀者請參考如以下進一步所討論之實施方式部分以及本發明的相應圖式。
實施例包含為微晶片、太陽能薄膜等,建立接觸點的方法,用以電性地連接傳導性元件及/或用以傳佈電流。本文之實施例包含使用大尺寸的「板」或接觸點陣列(位於下層與上層之間)。由嵌段共聚物的定向自組裝(DSA)建立該接觸點陣列。該下與上層具有傳導性結構(例如線路)。該大尺寸的板可由數百、數千、數百萬(等)小的傳導性接觸點圓柱體、線狀物或其他垂直結構組成,而在陣列中,各傳導性結構與相鄰的傳導性結構電性隔絕。下層的線路與上層的線路之交叉位置,與位在該交叉位置的多個傳導性結構連接。
有兩種用於在電路上定向嵌段共聚物的自組裝的主要技術。第一種技術為化學磊晶法(chemoepitaxy)。化學磊晶法包括使用一化學品的圖案放置於基板上,致使自組裝依照該圖案排列。換句話說,由表面上的化學品的圖案,來定向嵌段共聚物的自組裝。第二種技術為圖案磊晶法(graphoepitaxy)。圖案磊晶法包括放置一嵌段共聚物到圖案化的孔穴或溝槽內,以進行對準。換句話說,將嵌段共聚物薄膜沉積於凹凸的圖案內,由物理的結構來定向自組裝。例如,可在傳統微影技術所能產生的最小的線路內執行DSA,之後產生其本身更小的線路。
大致上,為了製造該大尺寸的接觸點陣列或「板」,提供一基板,有著已建立的傳導性線路,且該基板具有大致平坦的表面。本技術亦可作用於階梯形或非平坦的表面。也就是說,晶圓的基板具有傳導性線狀結構的圖案,例如金屬化的結構、線路、閘極等。該等傳導性結構可能被指定(設計)成連接到上層的傳導性線路 (尚未塗布)。可將化學磊晶法的化學品(或圖案磊晶法的結構)沉積在整個基板表面上或在基板上特定的區域上。亦可使用任何現有的表面形貌並藉著圖案磊晶法界定出接觸區域。標示出整個基板或基板上特定的區域後(使用化學磊晶法或圖案磊晶法),沉積DSA嵌段共聚物薄膜(藉由例如旋塗(spin-on)技術)。接著活化該嵌段共聚物之層(例如藉由運用足夠的熱),使得自組裝發生。隨著該嵌段共聚物薄膜組裝成兩相異聚合物,接下來利用一蝕刻化學品去蝕刻該基板,該蝕刻化學品蝕刻第一組裝聚合物,但不蝕刻第二組裝聚合物。此過程在基板上建立了圓柱體、層狀物或線段的陣列。執行蝕刻處理,移除聚合物的圓柱體或線狀物,並產生被界定出來的圓柱體或線狀物的孔道(洞)。接著將傳導性材料填入該等孔道中。該第二組裝聚合物幫助提供絕緣性材料。換句話說,傳導層之間的接觸(層間接觸) 被建立出來了,該接觸包含(例如)由數千小的圓柱體或線狀物組成之陣列,其覆蓋基板或至少覆蓋接觸點的位置。可加上傳導性線路的上層,且該上層可具有跨越該圓柱體陣列並與圓柱體陣列接合的線路,使得傳導層之間的連接被建立出來(因為許多圓柱狀或線狀接觸點剛好位在上下層的傳導性結構間的交叉點)。只要兩接觸點線路在該圓柱體的陣列端點上的某處交疊,即產生緊密連接。有著多個圓柱狀接觸點在該交叉點中,即使一些圓柱體未能正確地組裝,仍有夠多的電性接觸點足以提供下層特徵與上層特徵間的電性連接。
現參考圖1,實施例包含在基板上建立電性接觸點的方法。提供或製造一基板100,具有第一傳導性結構111在該基板100上。該第一傳導性結構111可為金屬線路或電晶體的閘極等。至少該第一傳導性結構的上表面為暴露的,也就是說,為了之後與此結構接觸而裸露。該第一傳導性結構111可為該基板100下層的一部份,該下層可大致平坦且包含介電性或絕緣性材料。注意該基板100中可包括任何數量的底部層或材料。
將預圖案化層115沉積在該基板100上,如圖2所示。該預圖案化層115可建構以達成嵌段共聚物的定向自組裝。該預圖案化層115可選擇性地界定出一接觸位置117,用以連接在下層的第一傳導性結構111與在上層的第二傳導性結構(尚未顯示)。
圖3中,將嵌段共聚物薄膜120沉積在基板100上。傳統上嵌段共聚物的混合物係可得且已知的。可基於許多考量(例如接下來的蝕刻化學、物理性質、平均的奈米結構大小等)去選擇特定的嵌段共聚物。活化嵌段共聚物薄膜的相分離,使得第一組裝聚合物121在接觸位置117上形成圓柱體的陣列,並被第二組裝聚合物122圍繞,如圖4所示。在一些實施例中,該被界定出來的接觸位置117的寬度,係大於該第一傳導性結構111的寬度,且甚至可覆蓋整個基板表面。所建立的個別圓柱體具有直徑,該直徑係小於欲連接的傳導性特徵部(例如金屬線或閘極)的寬度。圖5為一裁切圖,顯示第一組裝聚合物121而未顯示第二組裝聚合物和任何來自嵌段共聚物薄膜120的剩餘材料。注意基本上該第一組裝聚合物121為垂直定向的圓柱體的陣列,且彼此間具有一些間距。
圖6中,移除該第一組裝聚合物121,但將該第二組裝聚合物122保留在該基板上,並界定出一圓柱狀孔道的陣列。移除該第一組裝聚合物121包含執行一蝕刻處理,其以比該第二組裝聚合物的蝕刻速度快五倍以上的蝕刻速度來蝕刻該第一組裝聚合物。在其他實施例中,即使只有兩倍的蝕刻速度差,也能達到功能性的結果,但製造流程典型地受益於聚合物材料的較高的選擇比。此類蝕刻處理包含以電漿為主的異向性蝕刻,使用反應性化學品來移除一聚合物但不移除(或實質上不移除)另一聚合物。
藉由將電傳導性材料填入該圓柱狀孔道的陣列中(垂直定向地接觸或正交於該基板的工作表面)以形成一或更多的電性接觸點127。可使用任何慣用的填充技術例如電鍍與後續平坦化。此時,基本上有一整層或層的一部份具有垂直定向且電性隔絕的電性接觸點的陣列。一部分或數個該等電性接觸點127觸及第一傳導性結構111。
圖8中,將第二傳導性結構112形成在該嵌段共聚物薄膜上,使該第二傳導性結構112電性接觸多個電性接觸點,亦可包含跨越該接觸位置117。該第二傳導性結構112可包含非傳導性材料位在該傳導性結構的側邊。換句話說,其可為在介電材料中,具有金屬線路的層。因此,該第一傳導性結構與第二傳導性結構可為於仰視視角上跨越彼此的線路,故該第一傳導性結構與第二傳導性結構的投影重疊面積,係小於該被界定出來的接觸位置的表面積。該被界定出來的接觸位置具有一截面積,係大於足以提供與該第一傳導性結構之電性接觸的面積。換句話說,金屬圓柱體陣列對接觸的面積來說可為過大尺寸。
圖9描繪基板100,為方便顯示垂直定向電性接觸點的電傳導性陣列如何電性連接在兩不同層上的金屬線路,而視覺上移除某些材料。由於獨立圓柱體與彼此電性隔絕,所以只有經由觸及下金屬流道與上金屬流道兩者的垂直接觸點,才會形成電性連接。再者,由於個別垂直接觸點的電性隔絕,所以沒有電子短路,其僅在於電路交會處(從仰視或從俯視視角)欲連接之處。
注意該垂直接觸點不一定需為圓柱體。此類垂直接觸點亦可實施為線狀物/層狀物,形成平行圖案(parallel pattern)或所謂的「指紋」圖案(fingerprint pattern)(為嵌段共聚物可能的自組裝形態)。可設定長線路或間隔物的路線,故所有水平接線將自動地連接。垂直接觸點的線狀物實施例,有利於在互動式薄膜上散佈電流,例如使用發光二極體(LEDs)與太陽能薄膜。
參考圖10,另一實施例包含在基板中建立電性接觸點的方法。提供一基板100,具有第一傳導性結構111位在該基板100上。該第一傳導性結構111可位於介電薄膜或其他材料之間。根據該基板的表面性質,可選擇性地將預圖案化層115沉積在該基板100上,如圖11所示。該預圖案化層115可建構以達成嵌段共聚物的定向自組裝。在沉積該嵌段共聚物薄膜之前,先沉積該預圖案化層115。沉積該預圖案化層,包含沉積化學磊晶法或圖案磊晶法的層(建構以引導聚合物結構的自組裝)。使用化學磊晶法,用來標記的化學品吸引兩嵌段聚合物中之一者,且可塗布在特定位置上,以引導自組裝聚合物的對準。使用圖案磊晶法,由現有的或附加的表面形貌提供物理晶界,聚合物可在該物理晶界中自組裝。
嵌段共聚物薄膜120沉積在基板100上,如圖12所示。該嵌段共聚物薄膜120可包含第一聚合物以及第二聚合物。可使用任何沉積技術,例如旋轉塗佈、噴霧塗佈,或浸漬塗佈技術,並利用預設的Kai、N對體積的比率,來建立垂直結構。
現參考圖13,活化嵌段共聚物薄膜的相分離,使得複數個(包含第一聚合物的)第一結構141形成,亦使得一或更多的(包含第二聚合物的)第二結構142形成。來自該複數個第一結構的獨立結構,為垂直定向,且藉由該一或更多的第二結構142而與彼此電性絕緣。多個來自該複數個第一結構的獨立結構,與該第一傳導性結構111接觸。注意垂直定向係相對於基板或基板的上平坦表面。因此,垂直定向意指正交或垂直於該基板100的工作表面。在一些實施例中,一基板可保持水平(相對於地球表面)或垂直或其他,但垂直方向係正交於基板的工作表面。為了方便,圖14描繪基板100移除該一或更多的第二結構142後的樣子。注意圖14顯示結構的陣列基本上從基板100的工作表面上凸出,且各結構都與相鄰結構分離。
圖15中,從基板100上移除該複數個第一結構141,但保留該一或更多的第二結構142在基板上,並界定出垂直孔道145。例如,可選擇該第一聚合物為相對較軟的聚合物(易蝕刻的),而該第二聚合物為相比之下較硬的聚合物(抗蝕刻的)。因此,可執行一特定蝕刻步驟,來移除該第一聚合物的材料。此類蝕刻步驟可為濕式或乾式蝕刻。例如,液態化學品可用於溶解並沖洗掉該第一聚合物的材料。替代地,可執行一等向性或異向性以電漿為主的蝕刻。
現參考圖16,藉由將一電傳導性材料(例如金屬)填入該被界定出來的垂直孔道中,以形成電性接觸點147。此結果為一複數的、網格狀的金屬結構之陣列或圖案,定位成正交於該基板100的工作表面,且與彼此電性隔絕(絕緣)。可藉由該一或更多的第二結構142(第二聚合物的材料,可為介電體)提供電性隔絕。在一些實施例中,第二聚合物被移除並以較佳的絕緣材料取代之。然而在其他實施例中,該第二聚合物被移除並保持開通作為絕緣空間。
將第二傳導性結構112放置於嵌段共聚物薄膜上,使該第二傳導性結構112電性地接觸多個該電性接觸點,如圖17所示。然後部分的電性接觸點將該第一傳導性結構111電性地連接到該第二傳導性結構112。圖18為裁切圖,顯示電性接觸點147而未顯示周遭的材料,並顯示第二傳導性結構112,而未顯示周遭的絕緣材料。注意該電性接觸點147被描繪成金屬圓柱體陣列,有著垂直於該基板工作表面的縱軸,且彼此間具有間距。
在一些實施例中,該複數個第一結構包含一圓柱體的陣列,其被該一或更多的第二結構圍繞,故該電性接觸點與彼此電性隔絕。在其他實施例中,該複數個第一結構可為線狀物或線段。該第一傳導性結構111可為電晶體的閘極結構或金屬線路。第一傳導性結構與第二傳導性結構可為於仰視視角上在投影重疊區域彼此交叉的金屬線路,其中在該交叉點上,多個電性接觸點將第一傳導性結構電性地連接到該第二傳導性結構。實施例亦包含在基板上界定出一接觸點位置,該複數個第一結構在該接觸點位置中形成。換句話說,可以整個基板都具有由垂直電性接觸點所構成的層,或另外僅特別指定的區域係預備用於電性接觸點的形成。
另一實施例包含提供一基板,具有第一傳導性線狀結構的圖案,該圖案構成該基板的上平坦表面的一部份。圖案化該基板,俾使接觸面積由大尺寸的定向自組裝的圖案限定,該定向自組裝的圖案,係大於指定設計的接觸橫剖面。沉積一嵌段共聚物薄膜,並活化該嵌段共聚物薄膜的相分離(一般藉由施加熱能,例如在烘烤裝置中)。執行一蝕刻製程,蝕刻該第一組裝聚合物,但不蝕刻該第二組裝聚合物,其結果為界定在各接觸區域的圓柱體的陣列,其中該接觸區域可為基板的整個加工表面。將一傳導性材料填入該被界定出來的圓柱體中,並放置第二傳導性線狀結構的層,其中包含與已填入的圓柱體接觸的傳導性線狀結構。
比起先前之接觸點建立方法,本接觸點的建立技術,能更有效率地、更少錯誤地、更多穩定性地,且更快地建立接觸點。例如,本技術並不需要微影技術的掃描器/步進器去建立接觸點,由於本技術可在塗佈器/顯影器上進行完整的接觸點製程,故能節省運送時間和製程成本。因為誤差可以減少到和期望的一樣少,所以可以建立出此種接觸點的DSA層,且各接觸點都具有基本上百分之百精確性。本建立接觸點的製程,在接觸點區域上建立圓柱體陣列,但也超出所需的接觸點要求量,以負擔任何追蹤的誤差量。因為可建立大尺寸的圓柱體的陣列去輕易地覆蓋接觸區域,並在上電性層建立之後提供必要的自動接觸點,圓柱體布局(用於已知的接觸)不需要精確地定位。已知的接觸區域可係相當大的數千微觀圓柱狀接觸點的陣列,而該陣列覆蓋目標接觸點。若一或更多的圓柱體未能在相分離期間自組裝,此失敗將不會是個大問題,因為對於已知的接觸點,有數打或數百的圓柱體提供備用,故DSA誤差不重要。
在前述中,已闡述具體細節,例如處理系統的具體幾何形狀,以及使用於此的多種元件與製程的敘述。然而,應瞭解本技術可在其他相異於該等具體細節的實施例中實行,且此類細節係用於解釋而非用於限制。本文所揭露之實施例已參考隨附圖式而描述。同樣地為了解釋,已提出具體數字、材料、以及形構,來提供全面性理解。然而,亦可實行實施例而毋須該等具體細節。用相似參考符號表示具有實質上相同功能性作用的元件,故省略了任何多餘的敘述。
多個技術被描述成許多分離的操作,以幫助了解該多個實施例。不應將敘述順序解釋為係意指該等操作必須按照順序。事實上,該等操作不需按呈現的順序執行。可依不同於上述實施例的順序執行上述操作。在其他實施例中,可實行多種額外的操作及/或省略上述操作。
使用於此之「基板」或「目標基板」,一般係指涉根據本發明而被處理的物件。該基板可能包括裝置的任何材料的部分或結構,特別係半導體或其他電子裝置,例如,該基板可為基座基板結構,例如半導體晶圓、光罩、或者疊加或在基座基板結構上的層(例如薄膜)。因此,基板不限於任何特定的基座結構、表面下的或疊加的層、圖案化或未圖案化的,相反的,吾人認為其包含任何此種層或基板結構,以及任何層及/或基板結構的結合。本敘述可能指涉特定類型的基板,但僅為例示性目的。
熟悉本技藝者亦能了解上方解釋的技術的操作,可做出多種變化,但仍達到本發明的相同目標。吾人意欲本發明的範圍涵蓋該等變化。因此,吾人意欲本發明之實施例的前述不受限制。相反地,對本發明的實施例的任何限制都呈現在下列申請專利範圍中。
100‧‧‧基板
111‧‧‧第一傳導性結構
112‧‧‧第二傳導性結構
115‧‧‧預圖案化層
117‧‧‧接觸位置
120‧‧‧嵌段共聚物薄膜
121‧‧‧第一組裝聚合物
122‧‧‧第二組裝聚合物
127‧‧‧電性接觸點
141‧‧‧第一結構
142‧‧‧第二結構
145‧‧‧垂直孔道
147‧‧‧電性接觸點
111‧‧‧第一傳導性結構
112‧‧‧第二傳導性結構
115‧‧‧預圖案化層
117‧‧‧接觸位置
120‧‧‧嵌段共聚物薄膜
121‧‧‧第一組裝聚合物
122‧‧‧第二組裝聚合物
127‧‧‧電性接觸點
141‧‧‧第一結構
142‧‧‧第二結構
145‧‧‧垂直孔道
147‧‧‧電性接觸點
關於本發明的多種實施例以及許多伴隨的好處,藉由參考結合隨附圖式而考量的下列詳細說明,其更完整的認識將立即變得明顯。該等圖式未必按比例繪製,相反地,其重點在於描繪特徵、原則和概念。
圖1-9係範例基板片段的橫剖面示意立體圖,其顯示根據揭露於此之實施例的處理流程。
圖9-18係範例基板片段的橫剖面示意立體圖,其顯示根據揭露於此之實施例的處理流程。
100‧‧‧基板
111‧‧‧第一傳導性結構
112‧‧‧第二傳導性結構
127‧‧‧電性接觸點
Claims (19)
- 一種在基板上建立電性接觸點的方法,該方法包括:提供一基板,具有一第一傳導性結構位在該基板上;沉積一預圖案化層,建構以達成嵌段共聚物的定向自組裝,該預圖案化層界定出一接觸位置,用以連接在下層的該第一傳導性結構與在上層的第二傳導性結構;沉積一嵌段共聚物薄膜於該基板上;活化該嵌段共聚物薄膜的相分離,使得第一組裝聚合物在該接觸位置上形成一圓柱體的陣列,並被第二組裝聚合物圍繞;移除該第一組裝聚合物,但保留該第二組裝聚合物在該基板上,並界定出一圓柱狀孔道的陣列;藉由將一電傳導性材料填入該圓柱狀孔道的陣列中而形成垂直接觸點;並且沉積該第二傳導性結構在該嵌段共聚物薄膜上,使該第二傳導性結構電性地接觸該垂直接觸點,並跨越該垂直接觸點的至少一部分;其中該第一傳導性結構與該第二傳導性結構為於仰視視角上彼此交叉的線路,俾該第一傳導性結構與該第二傳導性結構的投影重疊區域,係小於該被界定出來的接觸位置的表面積。
- 如申請專利範圍第1項之在基板上建立電性接觸點的方法,其中該第二傳導性結構包含非傳導性材料,位在該第二傳導性結構的側邊。
- 如申請專利範圍第2項之在基板上建立電性接觸點的方法,其中在沉積該預圖案化層之前,至少該第一傳導性結構的上表面是暴露的。
- 如申請專利範圍第1項之在基板上建立電性接觸點的方法,其中該被界定出來的接觸位置的寬度,係大於該第一傳導性結構的寬度。
- 如申請專利範圍第1項之在基板上建立電性接觸點的方法,其中該被界定出來的接觸位置的寬度係大於該第二傳導性結構的寬度,且其中該圓柱體的直徑小於該第二傳導性結構的寬度。
- 如申請專利範圍第1項之在基板上建立電性接觸點的方法,其中移除該第一組裝聚合物之步驟包括執行一蝕刻處理,其以比該第二組裝聚合物的蝕刻速度快五倍以上的蝕刻速度來蝕刻該第一組裝聚合物。
- 如申請專利範圍第1項之在基板上建立電性接觸點的方法,其中該被界定出來的接觸位置具有一截面積,係大於足以提供和第一傳導性結構之電性接觸的面積。
- 如申請專利範圍第1項之在基板上建立電性接觸點的方法,其中該第一傳導性結構為一電晶體的閘極結構或為一金屬線路。
- 一種在基板上建立電性接觸點的方法,該方法包括;提供一基板,具有一第一傳導性結構在該基板上;沉積一嵌段共聚物薄膜在該基板上,該嵌段共聚物薄膜包含第一聚合物與第二聚合物;活化該嵌段共聚物薄膜的相分離,使得包含一圓柱體的陣列之被圍繞的複數個第一結構形成而包含該第一聚合物,亦使得一或更多第二結構形成而包含該第二聚合物,來自包含圓柱體的陣列之被圍繞的該複數個第一結構的個別結構為垂直定向,且藉由該一或更多的第二結構與彼此電性絕緣,來自包含圓柱體的陣列之被圍繞的該複數個第一結構的多個個別結構與該第一傳導性結構接觸;從基板上移除包含圓柱體的陣列之被圍繞的該複數個第一結構,但保留該一或更多的第二結構在基板上,並界定出垂直孔道;藉由將一電傳導性材料填入該被界定出來的垂直孔道中而形成電性接 觸點;並且設置第二傳導性結構在該嵌段共聚物薄膜上,使該第二傳導性結構電性地接觸多個電性接觸點;其中該第一傳導性結構與該第二傳導性結構為於仰視視角上在投影重疊區域彼此交叉的金屬線路,其中在該投影重疊區域上,該多個電性接觸點的一部分將該第一傳導性結構電性地連接到該第二傳導性結構。
- 如申請專利範圍第9項之在基板上建立電性接觸點的方法,更包含沉積一預圖案化層,建構以達成嵌段共聚物的定向自組裝,在沉積該嵌段共聚物薄膜之前,先沉積該預圖案化層。
- 如申請專利範圍第10項之在基板上建立電性接觸點的方法,其中沉積該預圖案化層之步驟,包括沉積一化學磊晶法或圖案磊晶法的層,其建構以引導嵌段共聚物的自組裝。
- 如申請專利範圍第9項之在基板上建立電性接觸點的方法,更包含在基板上界定出一接觸位置,該被界定出來的接觸位置係為該複數個第一結構形成於其中之區域。
- 如申請專利範圍第9項之在基板上建立電性接觸點的方法,其中該複數個第一結構為線狀物或線段。
- 如申請專利範圍第9項之在基板上建立電性接觸點的方法,其中該第二傳導性結構包含非傳導性材料,位在該第二傳導性結構的側邊。
- 如申請專利範圍第12項之在基板上建立電性接觸點的方法,其中該被界定出來的接觸位置的寬度,係大於該第一傳導性結構的寬度。
- 一種在基板上建立電性接觸點的方法,該方法包括:提供一基板,具有一第一傳導性結構位在該基板上;沉積一預圖案化層,建構以達成嵌段共聚物的定向自組裝,該預圖案 化層界定出一接觸位置,用以連接在下層的該第一傳導性結構與在上層的第二傳導性結構;沉積一嵌段共聚物薄膜於該基板上;活化該嵌段共聚物薄膜的相分離,使得第一組裝聚合物在該接觸位置上形成一圓柱體的陣列,並被第二組裝聚合物圍繞;移除該第一組裝聚合物,但保留該第二組裝聚合物在該基板上,並界定出一圓柱狀孔道的陣列;藉由將一電傳導性材料填入該圓柱狀孔道的陣列中而形成垂直接觸點;並且沉積該第二傳導性結構在該嵌段共聚物薄膜上,使該第二傳導性結構電性地接觸該垂直接觸點,並跨越該垂直接觸點的至少一部分;其中該被界定出來的接觸位置的寬度係大於該第一傳導性結構的寬度,該被界定出來的接觸位置的寬度係大於該第二傳導性結構的寬度,且該圓柱體的直徑小於該第二傳導性結構的寬度。
- 如申請專利範圍第16項之在基板上建立電性接觸點的方法,其中該第二傳導性結構包含非傳導性材料,位在該第二傳導性結構的側邊。
- 如申請專利範圍第17項之在基板上建立電性接觸點的方法,其中在沉積該預圖案化層之前,至少該第一傳導性結構的上表面是暴露的。
- 如申請專利範圍第16項之在基板上建立電性接觸點的方法,其中移除該第一組裝聚合物之步驟包括執行一蝕刻處理,其以比該第二組裝聚合物的蝕刻速度快五倍以上的蝕刻速度來蝕刻該第一組裝聚合物。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201461943487P | 2014-02-23 | 2014-02-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201546960A TW201546960A (zh) | 2015-12-16 |
TWI590379B true TWI590379B (zh) | 2017-07-01 |
Family
ID=53878964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW104105900A TWI590379B (zh) | 2014-02-23 | 2015-02-24 | 半導體基板中接觸點之建立方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9466527B2 (zh) |
KR (1) | KR101860250B1 (zh) |
TW (1) | TWI590379B (zh) |
WO (1) | WO2015127084A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102582668B1 (ko) | 2018-10-01 | 2023-09-25 | 삼성전자주식회사 | 집적회로 소자의 제조 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1374310A4 (en) * | 2001-03-14 | 2008-02-20 | Univ Massachusetts | NANOFABRICATION |
US20060124467A1 (en) * | 2003-05-20 | 2006-06-15 | Industrial Technology Research Institute | Metal nanodot arrays and fabrication methods thereof |
US8398868B2 (en) * | 2009-05-19 | 2013-03-19 | International Business Machines Corporation | Directed self-assembly of block copolymers using segmented prepatterns |
FR2961344B1 (fr) * | 2010-06-09 | 2012-07-13 | Commissariat Energie Atomique | Procede de realisation d?une grille de lignes conductrices ou semi-conductrices d?acces croisees |
US9469525B2 (en) * | 2011-01-31 | 2016-10-18 | Seagate Technology Llc | Modified surface for block copolymer self-assembly |
WO2013040483A1 (en) | 2011-09-15 | 2013-03-21 | Wisconsin Alumni Research Foundation | Directed assembly of block copolymer films between a chemically patterned surface and a second surface |
US9005877B2 (en) * | 2012-05-15 | 2015-04-14 | Tokyo Electron Limited | Method of forming patterns using block copolymers and articles thereof |
JP5898587B2 (ja) * | 2012-08-09 | 2016-04-06 | 株式会社東芝 | パターン形成方法 |
US9281203B2 (en) * | 2013-08-23 | 2016-03-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Silicon dot formation by direct self-assembly method for flash memory |
-
2015
- 2015-02-19 KR KR1020167024152A patent/KR101860250B1/ko active IP Right Grant
- 2015-02-19 US US14/626,404 patent/US9466527B2/en active Active
- 2015-02-19 WO PCT/US2015/016626 patent/WO2015127084A1/en active Application Filing
- 2015-02-24 TW TW104105900A patent/TWI590379B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW201546960A (zh) | 2015-12-16 |
KR101860250B1 (ko) | 2018-05-21 |
KR20160115975A (ko) | 2016-10-06 |
WO2015127084A1 (en) | 2015-08-27 |
US9466527B2 (en) | 2016-10-11 |
US20150243554A1 (en) | 2015-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10431718B2 (en) | Substrate with topological features for steering fluidic assembly LED disks | |
US10222698B2 (en) | Chiplets with wicking posts | |
KR102436100B1 (ko) | 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법 | |
KR102603019B1 (ko) | 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법 | |
TWI731143B (zh) | 基於蝕刻之基板平坦化方法 | |
US20130059443A1 (en) | Reduction of etch microloading for through silicon vias | |
JP2004040092A (ja) | 半導体デバイスを形成する方法およびシステム | |
CN110121766A (zh) | 在混合键合半导体器件中形成引线的方法 | |
TWI578441B (zh) | 使用適於定向自組裝製造以形成通孔及接觸結構之積體電路設計的製造積體電路之方法 | |
US9658523B2 (en) | Interconnect structure having large self-aligned vias | |
US20180130708A1 (en) | Method for fully self-aligned via formation using a directed self assembly (dsa) process | |
TWI609237B (zh) | 形成用於半導體元件之目標圖案的方法 | |
TWI590379B (zh) | 半導體基板中接觸點之建立方法 | |
TW201732930A (zh) | 半導體裝置之形成方法 | |
US20160118295A1 (en) | Method for Forming Contact Vias | |
US9899220B2 (en) | Method for patterning a substrate involving directed self-assembly | |
US9443755B2 (en) | Method of fabricating miniaturized semiconductor or other device | |
US9129909B2 (en) | Method of patterning | |
US20160268198A1 (en) | Semiconductor device with nano-gaps and method for manufacturing the same | |
KR101865446B1 (ko) | 마이크로 탐침 구조물 및 이의 제조방법 | |
US9564328B2 (en) | Method for fabricating a template of conductors on a substrate by means of block copolymers | |
KR100972674B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
CN105446070B (zh) | 光掩膜版、半导体器件的制作方法、半导体器件及存储芯片 | |
KR101567580B1 (ko) | 유연 접속 구조물 및 그 제조 방법 | |
KR101369368B1 (ko) | 고종횡비 관통구조의 금속 매립방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |