TWI579989B - 具有一體化金屬芯的多層電子支撐結構 - Google Patents

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Description

具有一體化金屬芯的多層電子支撐結構
本發明涉及大體上薄且剛硬的多層電子支撐結構及其製造方法。
倒裝芯片球柵陣列(FCBGA)和倒裝芯片級封裝(FCCSP)格式的改進型IC基板通常採用“芯”結構，其通常為玻璃/聚合物電介質複合材料，在其一側或兩側上具有小數目一般為2或以上的銅層。該銅層利用鍍覆通孔(PTH)進行電互連。
玻璃/聚合物電介質複合材料芯用作在其上構建多層堆疊體的基座。該多層堆疊體包括電介質層，通常為聚合物膜或預浸料，其與銅金屬層順序交替，通過填充銅的微通孔而互連。
成品FCBGA或FCCSP基板單元要求表現出高度的平坦度，並且要求是無翹曲的，用以支持隨後的工藝步驟，如連接有源(IC)和無源元件，有時被稱為“第一級裝配”。
為了平衡在加工中的可能導致翹曲或分層的應力，該多層堆疊體優選構建在基座的兩側。在第一級裝配之後，包括IC、無源元件和攜載它們的基板的總體單元有時也被稱為“IC封裝”。
IC封裝要求連接至下一級電子子系統，其通常包括印刷電路板(PCB)。用於連接IC封裝至PCB的一系列過程有時被稱為“第二級裝配”。
許多現代電子系統，特別是手持設備，如智能電話、平板電腦等，需要額外的功能，即增強的電氣性能、低散熱和比以往任何時候都更輕薄的IC封裝。因此，第一級和第二級裝配過程變得比以往更加複雜，這是因為IC基板可以利用有時也被稱為“PoP”(即封裝上封裝的首字母) 的技術繼續進行3D封裝架構，例如一系列的堆疊芯片或甚至是另一個IC封裝。
從上面的討論中將會認識到，FCBGA或FCCSP格式的改進型IC基板需要具有優異的平坦度，不僅在其自身的製造過程中，而且還在後續加工中，這是因為在第一和第二級裝配過程中，它們通常暴露於高溫和惡劣的加工條件之下。
鑒於以上所述，IC基板的翹曲可能嚴重降低第一和第二級裝配過程中的產量，尤其是在採用芯片堆疊和3D PoP架構時。翹曲FCBGA和FCCSP基板或IC封裝可導致在將IC互連至基板的倒裝芯片凸點中的產生裂縫，在將IC封裝互連至PCB(或PoP結構中的另一IC封裝)的BGA球中產生裂縫或者甚至是芯片破裂，所有這些都可能導致系統故障。
對越來越薄的IC基板的需求在不斷增加，這受到滿足現代手持設備低波形因素空間要求以及實現與更多設備功能的更高接觸點之間的更低的電感和更低的熱阻抗所帶動。因此，微電子產業已經考慮採用被稱為“無芯”的IC基板，其具有FCBGA或FCCSP型的格式並構造為累積層，但不包括中央的“芯”部分。此類無芯基板顯著減小了厚度，由於來往IC的短通孔路徑從而提高了系統電感並且改善了熱阻抗。然而，無芯基板由於內在地缺乏機械剛度並且缺少通常由所缺少的芯部提供的支撐導致其也更易於翹曲。在其上製造第一和第二級裝配時而暴露於升高的加工溫度期間，這些問題可能變得尖銳，特別是由於堆疊芯片和/或封裝所採用的熱處理所致。
近年來提出了具有電介質膜的特徵累積結構的多種無芯基板技術。大多數無芯基板技術需要一個安裝在IC基板側面上的外部金屬框架加強體，以保持可接受水平的平坦度和補償結構中所缺少的芯。然而，應該認識到，這樣的外部增強體占據了基板頂表面上的優質不動產空間，並且這種被占據的空間不可用於其它目的，如安裝無源元件和/或焊盤，可能需要它們連接堆疊在基板表面上的額外IC封裝。
解決該問題的一種方法是如由阿米泰克(AMITEC)公司開發並且描述在赫爾維茨(Hurwitz)等人的美國專利號為US 7,682,972、US 7,669,320和US 7,635,641的專利中的無芯IC基板的應用。阿米泰克(AMITEC)公司的技術允許製造可採用玻璃纖維/聚合物複合材料(預浸料)的無芯基板，其增強了所有基板的平坦性和抗翹曲性，因此，消除了對於上述外部金屬框架加強體的需求。
然而，對於降低基板厚度和減少其熱阻抗的日益增加的需求構成了挑戰，甚至如在美國專利號為US 7,682,972、US 7,669,320和US 7,635,641的專利中描述的阿米技術(AMITEC)的無芯結構也會發現難以克服。
本發明方向涉及進一步提高無芯基板的平坦度和散熱特性。這種提高可通過對於獨特的製造工藝流程和所得到的結構進行精微改進來實現。
本發明的一個方面涉及提供一種多層電子支撐結構，其包括具有一體化通孔和特徵層的電介質並且還包括平坦金屬芯，所述平坦金屬芯的特徵在於具有小於100微米的厚度。
在一些實施方案中，所述平坦金屬芯被完全包封。
在一些實施方案中，所述平坦金屬芯包括銅。
在一些實施方案中，所述平坦金屬芯包括由銅種子層分隔開的兩部分。
在一些實施方案中，所述兩部分不完全對齊，使得沿所述種子層的至少一個邊緣存在臺階。
在一些實施方案中，所述兩部分進一步被亞微米粘附金屬層分隔開，所述亞微米粘附金屬層包括鉻、鉭、鈦和鎢的組別中的至少其一。
在一些實施方案中，所述平坦金屬芯還包括分隔所述兩部分的中央阻擋金屬層。
在一些實施方案中，所述中央阻擋金屬層選自包括鎳、金、鎳層後續金層、金層後續鎳層、錫、鉛、錫層後續鉛層、錫-鉛合金和錫銀合金的組別中，並且所述中央阻擋金屬層通過選自包括電鍍、化學鍍和PVD的組別中的電鍍方法進行塗覆。
在一些實施方案中，所述電介質的材料包括聚合物。
在一些實施方案中，所述聚合物包括聚酰亞胺、環氧樹脂、雙馬來酰亞胺、三嗪及其混合物。
在一些實施方案中，所述電介質材料還包括無機夾雜物。
在一些實施方案中，所述無機夾雜物包括玻璃纖維和顆粒填料中的至少其一。
在一些實施方案中，所述平坦金屬芯的厚度小於80微米。
在一些實施方案中，所述一體化通孔和特徵層包括銅。
在一些實施方案中，所述結構圍繞所述平坦金屬芯基本對稱建立，在所述平坦金屬芯的每側具有相同數目的層。
在一些實施方案中，所述結構圍繞所述平坦金屬芯不對稱建立，在所述平坦金屬芯的每側具有不同數目的層。
在一些實施方案中，所述平坦金屬芯導熱連接至所述多層電子支撐結構的至少一個外表面並用作散熱器。
本發明的第二方面涉及一種具有一體化平坦金屬芯的多層電子支撐結構的製造方法，該方法包括以下步驟：‧獲得犧牲基板；‧在所述犧牲基板上沈積抗蝕刻導電阻擋層；‧在所述阻擋層上製造第一半芯和周邊特徵結構；‧製造穿過所述第一半芯的通孔柱；‧移除所述導電阻擋層和周邊特徵結構；‧在所述第一半芯、周邊特徵結構和通孔柱上層壓第一電介質層；‧蝕刻掉所述犧牲基板；‧移除所述導電阻擋層；‧製造第二半芯和周邊特徵結構；‧製造穿過所述第二半芯和周邊特徵結構的通孔柱；‧在所述第二半芯、周邊特徵結構和通孔柱上層壓電介質層；和 ‧減薄兩側上的所述電介質層以暴露出所述通孔柱的末端。
在一些實施方案中，所述方法包括以下步驟：(a)獲得犧牲基板；(c)塗覆第一種子層；(d)塗覆第一光刻膠層；(e)曝光和顯影包括第一半芯和周邊特徵結構的圖案；(g)在所述第一圖案中鍍覆第一半芯和周邊通孔柱；(h)在所述第一層上塗覆第二光刻膠層；(i)曝光和顯影通孔柱圖案；(j)在所述圖案中圖案鍍覆金屬層以製造所述通孔柱；(k)剝除所述第一和第二光刻膠層；(m)在暴露的第一半芯和周邊通孔柱上層壓第一電介質層；(n)蝕刻掉所述犧牲基板；(q)塗覆第三光刻膠層；(r)曝光和顯影包括第二半芯和周邊特徵結構的圖案；(s)在所述圖案中鍍覆所述第二半芯和周邊特徵結構；(t)在所述第二半芯和周邊特徵結構上塗覆第四光刻膠層；(u)曝光和顯影第二通孔柱圖案；(v)在所述第四光刻膠層中的所述圖案內鍍覆第二通孔柱層；(w)剝除所述第三和第四光刻膠層，由此暴露出所述第二半芯、周邊特徵結構和通孔柱；(x)蝕刻掉所述種子層；(y)在所述第二半芯、周邊特徵結構和通孔柱上層壓第二電介質層；和(z)減薄所述電介質層，以暴露出通孔柱的末端。
在一些變化方案中，所述方法還包括以下步驟：(b)面板鍍覆阻擋層；和(o)移除所述阻擋層。
在一些變化方案中，該方法進一步包括以下步驟：(l)移除所述第一種子層；和 (p)塗覆第二種子層。
在一些變化方案中，步驟(x)還包括步驟(x2)：蝕刻掉所述阻擋層和所述第一種子層。
在一些變化方案中，所述方法還包括：步驟(f)：圖案鍍覆阻擋層；和步驟(p)：在新暴露出的表面上沈積第二種子層。
在一些實施方案中，所述方法還包括：在至少一側上建立附加層。
在一些實施方案中，所述平坦金屬芯被完全包封。
術語微米或μm是指微米或10-6米。
現有技術：
100‧‧‧多層支撐結構
102、104、106‧‧‧特徵層或功能層
108‧‧‧特徵結構
110、112、114、116‧‧‧介電層
118‧‧‧通孔
本發明：
200‧‧‧支撐結構
205‧‧‧薄層、中央層、種子層
210B、210B’‧‧‧電鍍層、電鍍銅
222‧‧‧中央區
226‧‧‧芯片
230、232‧‧‧常規結構
244‧‧‧球柵陣列
402‧‧‧基板
404‧‧‧阻擋層
406‧‧‧種子層
408‧‧‧光刻膠層
410‧‧‧沈積金屬層
410A‧‧‧焊盤、通孔
410B‧‧‧中央半芯
412‧‧‧第二光刻膠層
414‧‧‧第二金屬層、通孔
416‧‧‧電介質層、介質材料
406’‧‧‧第二種子層
408’‧‧‧第三光刻膠層
410’‧‧‧可電鍍金屬
410A’、410B’‧‧‧電鍍銅、周邊元件
410B’‧‧‧第二半芯
412’‧‧‧第四光刻膠層、光刻膠
414’‧‧‧銅通孔、銅通孔柱、周邊元件
800‧‧‧多層電子互連支撐結構
805‧‧‧中央層
810B、810B’‧‧‧電鍍層
822‧‧‧中央區
824‧‧‧芯
826‧‧‧芯片
828‧‧‧端子焊盤
830、832‧‧‧常規結構
834‧‧‧導線接合
838‧‧‧常規結構
840‧‧‧常規結構通孔
842‧‧‧下焊盤
圖1是現有技術的多層電子支撐結構的截面圖。
圖2是可通過本文所述方法製造的芯片支撐結構的示意圖。
圖3是用於製造如圖4(xv)所示的具有一體化芯的基板的方法的一般流程圖。
圖4(i)至(xv)是中間結構的示意圖。
圖4是一般根據圖3所示的一種方法的具體流程圖，其可與圖4(i)至(xv)一並閱讀。
圖5是圖4所示方法的一個變體方法的具體流程圖。
圖6(v)-圖6(xiv)是中間結構的示意圖。
圖6是一般根據圖3的變體方法的具體流程圖，其可與圖4(i)至4(iv)和圖6(v)-圖6(xiv)一並閱讀。
圖7是一般根據圖3的變體方法的具體流程圖3。
圖8是可通過本文所述方法製造的結構的第二實施例。
在各個附圖中，相同的數字和附圖標記指示相同的要素。
為了更好地理解本發明並示出本發明的實施方式，純粹以舉例的方式參照附圖。
具體參照附圖時，必須強調的是特定的圖示是示例性的並且目的僅在於說明性討論本發明的優選實施方案，並且基於提供被認為是對於本發明的原理和概念方面的描述最有用和最易於理解的圖示的原因而被呈現。就此而言，沒有試圖將本發明的結構細節以超出對本發明基本理解所必需的詳細程度來圖示；參照附圖的說明使本領域技術人員認識到本發明的幾種形式可如何實際體現出來。
在以下說明書中，涉及的是包括在電介質基體中的金屬通孔的支撐結構，特別是在聚合物基體中的銅通孔柱，所述聚合物基體是例如考慮玻璃纖維增強的聚酰亞胺、環氧樹脂或BT(雙馬來酰亞胺/三嗪)或它們的混合物。
特徵結構的平面內尺寸無有效上限是阿瑟斯(Access)公司的光刻膠和圖案或面板鍍覆及層壓技術的特徵，如在赫爾維茨(Hurwitz)等人的美國專利號為US 7,682,972、US 7,669,320和US 7,635,641的專利中描述的，其通過引用並入本文。
圖1是現有技術的多層複合支撐結構的簡化截面圖。現有技術的多層支撐結構100包括被絕緣各層的電介質層110、112、114、116隔離的組件或特徵結構108的功能層102、104、106。穿過電介質層的通孔118提供在相鄰的功能層或特徵層之間的電連接。因此，特徵層102、104、106包括在X-Y平面內通常敷設在所述層內的特徵結構108，以及跨電介質層110、112、114、116導通電流的通孔118。通孔118設計為具有最小的電感並得到充分的隔離以在其間具有最小的電容。
當利用鑽填技術制作通孔時，通孔一般具有大致圓形的橫截面。但是，例如美國專利號為US 7,682,972、US 7,669,320和US 7,635,641的專利中所述，圖1的結構可替代地通過在光刻膠內的圖案中電鍍(圖案鍍覆)或通過面板鍍覆然後選擇性蝕刻來制作；無論何種方式均留下直立的通孔柱，隨後在其上層壓電介質預浸料。
利用“鑽填通孔”的方法，由於截面控制和形狀方面的困難，使得不能製造非圓形孔。由於激光鑽孔的限制，還存在約50-60微米直徑的最小通孔尺寸。這些困難在上文的背景技術部分中作了詳細描述，並 且這些困難特別涉及由於銅通孔填充電鍍過程導致的凹痕和/或半球形頂部、由於激光鑽孔過程導致的通孔錐度形狀和側壁粗糙、以及由於在“路徑模式(routing mode)”中用以產生在聚合物/玻璃電介質中的溝槽而使用的用於銑削狹縫的昂貴的激光鑽孔機所導致的較高成本。
已經出乎意料地發現，利用鍍覆和光刻膠技術的靈活性，可以成本有效地製造出形狀和尺寸範圍廣泛的通孔。此外，可以在同一層中製造出不同形狀和尺寸的通孔。阿米技術(AMITEC)公司開發的專有通孔柱方法實現了“導體通孔”結構，其利用大尺寸的通孔層在x-y平面內進行導電。這在使用銅圖案鍍覆方法時尤其有利，此時可以在光刻膠材料中產生光滑、筆直，無錐度的溝道，然後通過使用金屬種子層將銅後續沈積到這些溝道中，然後通過圖案鍍覆將銅填充到這些溝道內。與鑽填通孔方法相反的是，通孔柱技術使得光刻膠層中的溝道被填充從而得到無凹痕、無圓頂的銅連接器。在銅沈積後，隨後剝除光刻膠，然後移除金屬種子層並在其上和其周邊塗覆永久的聚合物-玻璃電介質。由此產生的“通孔導體”結構可使用在赫爾維茨(Hurwitz)等人的美國專利號為US 7,682,972，US 7,669,320和US 7,635,641的專利中描述的工藝流程。
應該認識到，互連需要具有足夠的剛硬度，以使芯片能夠可靠地與其連接。翹曲和彎曲可能造成連接不良或斷開。
確保剛度的一種方法在基板或芯上沈積互連結構。不幸的是，這增加了互連結構的厚度。
存在對於既具有剛硬度又越來越薄的互連的驅動力。
出乎意料地發現，可以通過電鍍一體化金屬芯作為累積體的一部分來製造既薄又剛硬的互連結構。除了提供剛度外，這樣的芯可有助於散熱，特別是在連接互連結構表面的位置處。
參考圖2，示出根據本發明的一個實施方案的多層電子互連支撐結構200的示意性截面圖。多層電子互連支撐結構200可以具有以下特徵：包括中央區222，該中央區222包括由兩個電鍍層210B、210B’構成的芯224，所述電鍍層可包括種子層、粘附金屬和/或阻擋金屬的薄層205。薄層205的尺寸和材料在下面更詳細地討論。
芯片226可以接合至端子層236，例如通過使用球柵陣列244或通過倒裝芯片接合。在芯片226的一側或多側上可設置由通孔和特徵薄層組成的常規結構230、232。
雖然需要可通過濺射或化學鍍形成的種子層以便在電介質上電鍍金屬，但是也可以使用粘附層，為了簡單起見，除薄層205外，這些都沒有在圖2中示出。
圖3示出用於製造具有一體化金屬芯224的互連結構200的中央區222的一般方法。所述一般方法包括以下步驟：獲得犧牲基板；在所述犧牲基板上沈積抗蝕刻且導電的阻擋層；在所述阻擋層上製造第一半芯和周邊特徵結構或焊盤，通常通過電鍍進行；(通常利用電鍍)製造穿過所述第一半芯的通孔柱；在所述第一半芯和周邊柱上層壓第一電介質層；蝕刻掉所述犧牲基板；通過電鍍製造第二半芯和周邊特徵結構或焊盤；製造延伸穿過所述第二半芯的通孔柱；在所述第二半芯、周邊焊盤和通孔柱上層壓電介質層；和減薄兩側上的所述電介質層以暴露出所述通孔柱的末端。
為了能夠實現，參照圖4(i)至4(xv)並進一步參照圖4的流程，描述了一種製造具有薄金屬芯的互連的具體方法。
首先，得到犧牲基板402-步驟(4a)，並且在平坦金屬基板402上沈積抗蝕刻且導電的阻擋層404-步驟(4b)。阻擋層404可以是鎳、金、鎳層後續金層、金層後續鎳層、錫、鉛、錫層後續鉛層、錫-鉛合金及錫銀合金，並且可以通過諸如電鍍或化學鍍的鍍覆方法進行塗覆。通常，阻擋層為0.1微米至10微米厚。
隨後在阻擋層404上沈積種子層406-步驟(4c)。所得到的結構示於圖4(i)的示意圖中。種子層可以例如通過濺射或化學鍍來沈積並且通常為0.5至1.5微米厚。
塗覆第一光刻膠層408-步驟(4d)，然後曝光並顯影以形成包括大中央區的溝道的負性圖案(4e)，如圖4(ii)所示。在所述圖案中沈積金屬層410-步驟(4g)。該金屬層包括中央半芯410B和周邊特徵結構或焊盤410A。所得的中間結構示意性地示於圖4(iii)中。
如圖44(iv)所示意性示出，塗覆第二光刻膠層412(4h)，然後曝光並圖案化-步驟(4i)，在所述圖案中電鍍第二金屬層414，其通常包括通常為銅的通孔柱-步驟(4j)。參見圖4(iv)中的示意圖。剝除第一和第二光刻膠層408、412-步驟(4k)，留下圖4(v)中所示意性示出的結構。
目前存在用於進一步製造的幾個不同路線。在第一路線中，如下所述，參照圖4(vi)至4(xv)並進一步參照圖4，移除銅種子層406-步驟(4l)。這可利用任意的銅專用蝕刻劑來實現，下方的阻擋層404抗蝕刻並且保護犧牲基板202。參見圖4(vi)。
在直立的沈積銅410、414上層壓電介質材料416-步驟(4m)。通常，電介質材料416是預浸料，其包括在自身包含陶瓷顆粒填料的聚合物樹脂中的玻璃纖維織造束。在圖4(vii)中示出所得到的結構。
現在蝕刻掉犧牲基板402-步驟(4n)。所得的中間結構示意性示於圖4(viii)中。
現在可以選擇性地移除阻擋層404-步驟(4o)。已知用於移除阻擋層404而不損害在先沈積的銅410、414的選擇性方法。例如，可以利用包括CF4/O2或CF4/Ar的等離子蝕刻劑來選擇性地移除Ti、W、Ta，並保留銅。或者，1-3%的HF溶液對於移除Ti保留銅非常有效。同樣，如果阻擋層是鎳，則可以使用已知的選擇性鎳剝離劑。利用合適的已知蝕刻劑移除每個阻擋層。所得到的結構示於圖4(ix)中。
參照圖4(x)的示意圖，現在可以在暴露的銅和電介質上沈積第二種子層406’-步驟(4p)。第二種子層406’可以例如通過濺射或化學鍍來沈積並通常為0.5微米至1.5微米厚。可在第二種子層406’上塗覆第三光刻膠層408’-(4q)，並且圖案化具有溝道和中央區的負性圖案-步驟(4r)的中央區，在其中可電鍍金屬410’，其包括第二半芯410B’，通常是銅-步驟(4s)。
在第三光刻膠層408’上沈積第四光刻膠層412’(4t)並且在其中顯影第二圖案-步驟(4u)，在其中可沈積銅通孔414’-步驟(4v)，參見圖4(xi)的示意圖。然後剝除第三和第四光刻膠層408’、412’-步驟(4w)，留下圖4(xii)所示的結構。然後蝕刻掉種子層406’-步驟(4x)，留下圖4(xiii)所示的結構。這可以通過使結構暴露於例如氫氧化銨或氯化銅的濕蝕刻劑中來實現。在直立銅上層壓電介質層416-步驟(4y)。所得的中間結構示意性示於圖4(xiv)中。然後，減薄該電介質層以暴露出通孔柱的末端-步驟(4z)。所得的中間結構示意性示於圖4(xv)中。
該芯具有兩個通孔柱的厚度，並且通常具有小於100微米的厚度。基本上為圖2中的區域222的圖4(xv)所示的基礎4層結構通常為約200微米厚。在該實施方案中，中央層205是種子層，如果是銅，則可只區別於在其周邊的電鍍銅210B、210B’，該種子層的銅通過濺射或化學鍍銅形成，具有與電鍍銅不同的微結構。但是，種子層205可包括可首先塗覆的鈦、鎢、鉭或鉻的下方粘附層。這樣的粘附層通常是0.04微米至0.1微米厚。
參照圖5，在一個變化方法中，不移除第一種子層，並且在步驟(5o)中移除阻擋層後，在第一種子層的底側上沈積第三光刻膠層。因此，在流程圖5中，描述了沒有步驟(1)-移除第一種子層和步驟(p)-塗覆第二種子層的方法。
參照圖6(v)-6(xiv)的示意圖並且進一步參照圖6的流程圖，在一個變型的製造技術中，步驟(6a)至(6k)與步驟(4a)至(4k)，除必要修正外，是相同的，其提供與圖4(v)的結構除必要修正外相同的圖6(v)的結構。
不採用步驟(4l)-移除種子層406，而是在種子層406上簡單地層壓電介質材料416-步驟(6m)，以提供圖6(vi)中所示的結構。接著，移除犧牲基板402-步驟(6n)，可使用諸如氫氧化銨或氯化銅的濕蝕刻劑，利用阻擋層404保護第一半芯40B以及通孔410A、414。所得到的結構示於圖6(vii)中。
可以移除阻擋層-步驟(6o)，暴露出種子層406的底側。
或者，如圖6(viii)所示，不採用步驟(6o)-移除阻擋層，而是可以在阻擋層404的底側上沈積第二種子層-(6p)。種子層406’可利用濺射、化學鍍、PVD等進行沈積。
無論哪種方式，現在可以塗覆第三光刻膠層408’-步驟(6q)，並且在其中進行圖案曝光和顯影-(6r)，並且在圖案中電鍍銅410A’、410B’-步驟(6s)。所得到的結構示於圖6(ix)中。可自其上沈積第四光刻膠層412’-步驟(6t)，並在其中顯影圖案-步驟(6u)。可在光刻膠412’的圖案中沈積銅通孔柱414’-步驟(6v)。所得到的結構示於圖6(x)中。
可剝除光刻膠408’、412’-步驟(6w)，留下直立的第二半芯410B’和周邊元件410B’、414’。參見圖6(xi)。
現在，可以蝕刻掉第二種子層406’以及阻擋層404和第一種子層406-步驟(6x和6x2)，得到圖6(xii)所示的結構。
可在直立的中央芯410B’和周邊元件410A’、414’上層壓電介質材料416’-步驟(6y)，提供圖6(xiii)中所示的結構。該結構可在兩側進行減薄-步驟(6z)，提供示於圖6(xiv)中的結構。
可在一側或兩側上通過圖案或面板鍍覆建立附加層。這樣，電鍍的芯結構不需要在由此形成的支撐結構的對稱中心。
參照圖7的流程圖，在又一變型方法中，不採用面板鍍覆阻擋層，即在步驟(a)和(c)之間的上述步驟(b)，可以在顯影光刻膠之後和電鍍第一半芯之前在步驟(f)中將阻擋層圖案鍍覆至第一光刻膠中。在移除犧牲基板(步驟n)之後和塗覆第三光刻膠層之前沈積第二種子層(步驟p)。在這樣的實施方案中，通常不剝除圖案鍍覆的阻擋層，而是將其包括作為隔離金屬芯的兩個部分的層。
在所有實施方案中，當第三光刻膠層中的圖案與第一層中的圖案未完全對准時，可能會在中央芯的兩個部分之間存在輕微的不匹配，從而沿中央芯的一個或多個邊緣提供小而明顯的臺階。種子層的微結構與鍍覆的芯部分的微結構略有不同，但可能難以辨別這種差別，因為分割可能弄髒軟銅。當使用粘附層時或者當阻擋層留下殘留物或留下痕迹時，有 可能沿兩個部分之間的連接處確定非銅金屬。
參考圖8，示出根據本發明的一個實施方案的多層電子互連支撐結構800。多層電子互連支撐結構800的特徵在於包括中央區822，該中央區822包括芯824，芯824包括包圍中央層805的兩個電鍍層810B、810B’，中央層805可任選地為銅種子層並且任選地還包括粘附金屬層，如鈦、鉭、鎢或鉻和/或阻擋層如鎳、金、鎳層後續金層、金層後續鎳層、錫、鉛、錫層後續鉛層、錫-鉛合金和錫-銀合金。芯片826可通過例如焊接或利用導熱膠粘劑844連接至端子焊盤828。可以提供包括在其一側或優選多於一側上並且可能包圍其外周的通孔和特徵層的常規結構830、832，利用例如導線接合834電連接至芯片826。
雖然需要可通過濺射或化學鍍形成的種子層以便在電介質上進行電鍍，但是也可以使用粘附層，為了簡單起見，除層805外，這些都沒有在圖8中示出。
端子焊盤828可以通過通孔和焊盤的常規結構838連接至中央芯824，並且芯824可通過另一常規結構通孔840連接至下焊盤842，其可以連接到散熱器或以其他方式冷卻。因此，雖然端子焊盤828和中央芯824可以不提供電子連接功能，但是它們可提供導熱功能以冷卻芯片826，以及提供機械支撐。
圖8示出為有芯的電子支撐結構通過通孔柱互連堆疊體提高從芯片或器件到金屬芯的散熱性的能力，不僅是穿過基板自身的Z軸，而且通過所述中央金屬芯的相對大的金屬質量輔助穿過XY平面。
本領域技術人員將會認識到，本發明不限於上文中具體圖示和描述的內容。相反，本發明的範圍由所附權利要求限定，包括上文所述的各個技術特徵的組合和子組合以及其變化和改進，本領域技術人員在閱讀前述說明後將會預見到這樣的組合、變化和改進。
在權利要求書中，術語“包括”及其變體例如“包含”、“含有”等是指所列舉的組件被包括在內，但一般不排除其他組件。
800‧‧‧多層電子互連支撐結構
805‧‧‧中央層
810B、810B’‧‧‧電鍍層
822‧‧‧中央區
824‧‧‧芯
826‧‧‧芯片
828‧‧‧端子焊盤
830、832‧‧‧常規結構
834‧‧‧導線接合
838‧‧‧常規結構
840‧‧‧常規結構通孔
842‧‧‧下焊盤

Claims (22)

  1. 一種多層電子支撐結構，其包括具有一體化的通孔和特徵層的電介質並且還包括平坦金屬芯，所述平坦金屬芯的特徵在於具有小於100微米的厚度，其中所述平坦金屬芯包括由銅種子層分隔開的兩部分，所述兩部分不完全對齊，使得沿所述種子層的至少一個邊緣存在臺階。
  2. 如請求項1所述的多層電子支撐結構，其中所述平坦金屬芯被完全包封。
  3. 如請求項1所述的多層電子支撐結構，其中所述平坦金屬芯包括銅。
  4. 如請求項1所述的多層電子支撐結構，其中所述兩部分進一步被亞微米粘附金屬層分隔開，所述亞微米粘附金屬層包括鉻、鉭、鈦和鎢的組別中的至少其一。
  5. 如請求項1所述的多層電子支撐結構，其中所述平坦金屬芯還包括分隔所述兩部分的中央阻擋金屬層。
  6. 如請求項5所述的多層電子支撐結構，其中所述中央阻擋金屬層選自包括鎳、金、鎳層後續金層、金層後續鎳層、錫、鉛、錫層後續鉛層、錫鉛合金和錫銀合金的組別中，並且所述中央阻擋金屬層通過選自電鍍、化學鍍和PVD的組別中的鍍覆方法進行塗覆。
  7. 如請求項1所述的多層電子支撐結構，其中所述電介質的材料包括聚合物。
  8. 如請求項7所述的多層電子支撐結構，其中所述聚合物包括聚酰亞胺、環氧樹脂、雙馬來酰亞胺、三嗪及其混合物。
  9. 如請求項7所述的多層電子支撐結構，其中所述電介質的材料還包括無機夾雜物。
  10. 如請求項9所述的多層電子支撐結構，其中所述無機夾雜物包括玻璃纖維和顆粒填料中的至少其一。
  11. 如請求項1所述的多層電子支撐結構，其中所述平坦金屬芯的厚度小於80微米。
  12. 如請求項1所述的多層電子支撐結構，其中所述一體化通孔和特徵層包括銅。
  13. 如請求項1所述的多層電子支撐結構，其中所述結構圍繞所述平坦金屬芯基本對稱建立，在所述平坦金屬芯的每側具有相同數目的層。
  14. 如請求項1所述的多層電子支撐結構，其中所述結構圍繞所述平坦 金屬芯不對稱建立，在所述平坦金屬芯的每側具有不同數目的層。
  15. 如請求項1所述的多層電子支撐結構，其中所述平坦金屬芯導熱連接至所述多層電子支撐結構的至少一個外表面並用作散熱器。
  16. 一種製造具有一體化平坦金屬芯的多層電子支撐結構的方法，該方法包括以下步驟：(a)獲得犧牲基板；(c)塗覆第一種子層；(d)塗覆第一光刻膠層；(e)曝光和顯影包括第一半芯和周邊特徵結構的圖案；(g)在所述圖案中電鍍第一半芯和周邊特徵結構；(h)在所述第一層上塗覆第二光刻膠層；(i)曝光和顯影通孔柱圖案；(j)圖案鍍覆金屬層以製造所述通孔柱；(k)剝除所述第一和第二光刻膠層；(m)在暴露的第一半芯和周邊通孔柱上層壓第一電介質層；(n)蝕刻掉所述犧牲基板；(q)塗覆第三光刻膠層；(r)曝光和顯影包括第二半芯和周邊特徵結構的圖案；(s)在所述圖案中鍍覆所述第二半芯和周邊特徵結構；(t)在所述第二半芯和周邊特徵結構上塗覆第四光刻膠層；(u)曝光和顯影通孔柱圖案；(v)在所述第四光刻膠層中的所述圖案內鍍覆第四通孔柱層；(w)剝除所述第三和第四光刻膠層，由此暴露出所述第二半芯、周邊特徵結構和通孔柱；(x)蝕刻掉所述種子層；(y)在所述第二半芯、特徵結構和周邊通孔柱上層壓第二電介質層；和(z)減薄所述電介質層，以暴露出通孔柱的末端。
  17. 如請求項16所述的方法，還包括以下步驟：(b)面板鍍覆阻擋層；和(o)移除所述阻擋層。
  18. 如請求項16所述的方法，還包括以下步驟： (l)移除所述第一種子層；和(p)塗覆第二種子層。
  19. 如請求項16所述的方法，其中所述步驟(x)還包括步驟(x2)：蝕刻掉所述阻擋層和所述第一種子層。
  20. 如請求項16所述的方法，還包括：步驟(f)：圖案鍍覆阻擋層；和步驟(p)：在新暴露出的表面上沈積第二種子層。
  21. 如請求項16所述的方法，還包括在至少一側上建立附加層。
  22. 如請求項16所述的方法，其中所述平坦金屬芯被完全包封。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3011979A1 (fr) 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
JP2015156451A (ja) * 2014-02-21 2015-08-27 株式会社デンソー 電子装置
JP2016012719A (ja) * 2014-06-03 2016-01-21 住友ベークライト株式会社 金属ベース実装基板および金属ベース実装基板実装部材
US9978686B1 (en) 2016-02-19 2018-05-22 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Interconnection of semiconductor devices in extreme environment microelectronic integrated circuit chips
EP3290399B1 (en) 2016-08-29 2022-03-02 Infineon Technologies AG Method for producing a metal-ceramic substrate with a least one via
CN106898594A (zh) * 2017-02-28 2017-06-27 美的智慧家居科技有限公司 用于无线保真***级封装芯片的基板及其形成方法
US10340251B2 (en) 2017-04-26 2019-07-02 Nxp Usa, Inc. Method for making an electronic component package
US11380609B2 (en) * 2018-05-21 2022-07-05 Intel Corporation Microelectronic assemblies having conductive structures with different thicknesses on a core substrate
CN111741592B (zh) * 2020-06-17 2021-09-21 珠海越亚半导体股份有限公司 多层基板及其制作方法
CN116111309B (zh) * 2023-02-20 2024-05-03 中国电子科技集团公司第三十八研究所 微同轴功分器结构的晶圆级制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200826775A (en) * 2006-10-04 2008-06-16 Ngk Spark Plug Co Wiring board
CN101496227A (zh) * 2005-10-11 2009-07-29 Amitec多层互连技术有限公司 新型集成电路支撑结构及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE789715A (fr) * 1971-10-08 1973-02-01 Yates Industries Traitement de feuilles de cuivre en plusieurs couches
US5142775A (en) * 1990-10-30 1992-09-01 International Business Machines Corporation Bondable via
JP2002332544A (ja) * 2001-05-08 2002-11-22 Hitachi Metals Ltd メタルコア基板用金属板およびその製造方法およびそれを用いたメタルコア基板、ビルドアップ基板
JP2004087623A (ja) * 2002-08-23 2004-03-18 Ngk Spark Plug Co Ltd 位置合わせ構造を有する配線基板及びその製造方法
US7402758B2 (en) * 2003-10-09 2008-07-22 Qualcomm Incorporated Telescoping blind via in three-layer core
US7230187B2 (en) * 2003-12-22 2007-06-12 Nokia Corporation Printed wire board and associated mobile terminal
CN101840898A (zh) * 2004-02-04 2010-09-22 揖斐电株式会社 多层印刷电路板
JP2007115809A (ja) * 2005-10-19 2007-05-10 Ngk Spark Plug Co Ltd 配線基板
TW200733842A (en) * 2005-12-16 2007-09-01 Ibiden Co Ltd Multilayer printed wiring board and method for producing the same
IL175011A (en) 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
KR20090061504A (ko) * 2007-12-11 2009-06-16 삼성전기주식회사 양면 비대칭형 ｆｃｂ 기판 및 그 제조방법
US8154013B2 (en) * 2008-11-19 2012-04-10 Xerox Corporation Organic thin-film transistors
KR101044200B1 (ko) * 2009-09-25 2011-06-28 삼성전기주식회사 리지드-플렉서블 회로기판 및 그 제조방법
KR101044127B1 (ko) * 2009-11-16 2011-06-28 삼성전기주식회사 방열기판 및 그 제조방법
KR101077340B1 (ko) * 2009-12-15 2011-10-26 삼성전기주식회사 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101496227A (zh) * 2005-10-11 2009-07-29 Amitec多层互连技术有限公司 新型集成电路支撑结构及其制作方法
TW200826775A (en) * 2006-10-04 2008-06-16 Ngk Spark Plug Co Wiring board

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