TWI578325B - 反熔絲型一次編程的記憶胞及其相關的陣列結構 - Google Patents

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TWI578325B
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Description

反熔絲型一次編程的記憶胞及其相關的陣列結構
本發明是有關於一種非揮發性記憶體(Non-volatile memory)，且特別是有關於一種反熔絲型一次編程的記憶胞(antifuse-type one time programming memory cell)及其相關的陣列結構(array structure)。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體，進而將資料記錄在非揮發性記憶體中。
而根據編程的次數，非揮發性記憶體可進一步區分為：多次編程的記憶體(multi-time programming memory，簡稱MTP記憶體)、一次編程的記憶體(one time programming memory，簡稱OTP記憶體)或者光罩式唯讀記憶體(Mask ROM記 憶體)。
基本上，使用者可以對MTP記憶體進行多次的編程，用以多次修改儲存資料。而使用者僅可以編程一次OTP記憶體，一旦OTP記憶體編程完成之後，其儲存資料將無法修改。而Mask ROM記憶體於出廠之後，所有的儲存資料已經記錄在其中，使用者僅能夠讀取Mask ROM記憶體中的儲存資料，而無法進行編程。
再者，OTP記憶體根據其特性可區分為熔絲型(fuse type)OTP記憶體與反熔絲型(antifuse-type)OTP記憶體。熔絲型OTP記憶體的記憶胞(memory cell)尚未進行編程(program)時，其為低電阻值的儲存狀態；而進行編程之後的記憶胞，其具備高電阻值的儲存狀態。
反熔絲型OTP記憶體的記憶胞尚未進行編程(program)時，其具備高電阻值的儲存狀態；而進行編程之後的記憶胞，其具備低電阻值的儲存狀態。
隨著半導體製程的演進，OTP記憶體的製程已經可以相容於CMOS的半導體製程。而在CMOS半導體製程持續進步下，更需要改進OTP記憶體的結構使得OTP記憶體具備更可靠的效能。
本發明之主要目的在於提出一種全新的反熔絲型一 次編程記憶胞及其相關的陣列結構，一次編程記憶胞中具有二條導通通道(conduction channel)可運用於編程動作(program)與讀取(read)動作。
本發明係有關於一種反熔絲型一次編程的記憶胞，包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區與一第四摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至一字元線；一第二閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第二閘極連接至該字元線；一第三閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第三閘極連接至一反熔絲控制線；以及，一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第四摻雜區域，其中該金屬層係為一位元線。
本發明係有關於一種反熔絲型一次編程的記憶胞，包括：一第一選擇電晶體，具有一第一汲源端連接至一位元線，一閘極端連接至一字元線，以及一第二汲源端；一反熔絲電晶體，具有一第一汲源端連接至該第一選擇電晶體的該第二汲源端，一閘極端連接至一反熔絲控制線，以及一第二汲源端；以及一第二選擇電晶體，具有一第一汲源端連接至該反熔絲電晶體的該第二汲源端，一閘極端連接至該字元線，以及一第二汲源端連接至該位元線。
本發明係有關於一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線與一第二反熔絲控制線，該陣列結構包括：一第一記憶胞，包括：一第一摻雜區、一第二摻雜區、一第三摻雜區與一第四摻雜區，形成於一井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，並連接至該第一字元線；一第二閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，並連接至該第一字元線；一第三閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，並連接至該第一反熔絲控制線；以及，一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第四摻雜區域，且該第一金屬層係為該第一位元線；以及一第二記憶胞，包括：該第四摻雜區、一第五摻雜區、一第六摻雜區與一第七摻雜區，形成於該井區的該表面；一第四閘極，形成於該第四摻雜區與該第五摻雜區之間的該閘極氧化層上，並連接至該第二字元線；一第五閘極，形成於該第六摻雜區與該第七摻雜區之間的該閘極氧化層上，並連接至該第二字元線；一第六閘極，形成於該第五摻雜區與該第六摻雜區之間的該閘極氧化層上，並連接至該第二反熔絲控制線；以及，該第一金屬層，經由一第三穿透洞連接至該第七摻雜區域。
本發明係有關於一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線與一第 二反熔絲控制線，該陣列結構包括：一第一記憶胞，包括：一第一選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第一字元線，以及一第二汲源端；一第一反熔絲電晶體，具有一第一汲源端連接至該第一選擇電晶體的該第二汲源端，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第二選擇電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的該第二汲源端，一閘極端連接至該第一字元線，以及一第二汲源端連接至該第一位元線；以及一第二記憶胞，包括：一第三選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第二字元線，以及一第二汲源端；一第二反熔絲電晶體，具有一第一汲源端連接至該第三選擇電晶體的該第二汲源端，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及一第四選擇電晶體，具有一第一汲源端連接至該第二反熔絲電晶體的該第二汲源端，一閘極端連接至該第二字元線，以及一第二汲源端連接至該第一位元線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
110、120、122、130、140、501~510‧‧‧摻雜區域
112‧‧‧輕摻雜汲結構
115、125、135‧‧‧閘極
150、550‧‧‧閘極氧化層
160、170‧‧‧金屬層
第1A圖所繪示為本發明第一實施例反熔絲型一次編程記憶胞的上視圖。
第1B圖為本發明第一實施例OTP記憶胞沿著AA’方向的剖面圖。
第1C圖為本發明第一實施例OTP記憶胞的等效電路圖。。
第2A圖至第2D圖，其所繪示為本發明第一實施例OTP記憶胞進行編程動作與讀取動作時的偏壓示意圖。
第3圖所繪示為本發明OTP記憶胞的第二實施例。
第4A圖所繪示為本發明OTP記憶胞所組成之陣列結構的上視圖。
第4B圖為陣列結構的沿著CC’方向的剖面圖。
第4C圖為陣列結構的等效電路圖。
請參照第1A圖，其所繪示為本發明第一實施例反熔絲型一次編程記憶胞(以下簡稱為OTP記憶胞)的上視圖。第1B圖為本發明第一實施例OTP記憶胞沿著AA’方向的剖面圖。第1C圖為本發明第一實施例OTP記憶胞的等效電路圖。
如第1A圖與第1B圖所示，OTP記憶胞c1製作於P型井區(P-Well)PW中。P型井區PW的表面下方形成第一摻雜區110、第二摻雜區120、第三摻雜區130、第四摻雜區140。另外，P型井區PW的表面上方覆蓋一閘極氧化層(gate oxide layer)150。其中，上述四個摻雜區110、120、130、140為N型摻雜區。
再者，第一閘極115形成於第一摻雜區110與第二 摻雜區120之間的閘極氧化層150上方，第一閘極115連接至OTP記憶胞c1的字元線(word line)WL。第二閘極135形成於第三摻雜區130與第四摻雜區140之間的閘極氧化層150上方，第二閘極135連接至OTP記憶胞c1的字元線WL。第三閘極125形成於第二摻雜區120與第三摻雜區130之間的閘極氧化層150上方，第三閘極125連接至OTP記憶胞c1的反熔絲控制線(antifuse control line)AF。再者，上述三個閘極115、125、135的材料為多晶矽(poly-silicon)。
另外，第一金屬層160位於三個閘極115、125、135的上方，經由二個穿透洞(via)連接至第一摻雜區110與第四摻雜區140，第一金屬層160作為OTP記憶胞c1位元線(bit line)BL。再者，第二金屬層170連接於第一閘極115與第二閘極135。
如第1C圖所示，第一摻雜區110、第二摻雜區120與第一閘極115形成第一選擇電晶體(select transistor)Ts1；第三摻雜區130、第四摻雜區140與第二閘極135形成第二選擇電晶體Ts2；第二摻雜區120、第三摻雜區130與第三閘極125形成反熔絲電晶體(antifuse transistor)Taf。
再者，第一選擇電晶體Ts1的第一汲源端(drain/source terminal)連接至位元線BL、第一選擇電晶體Ts1的閘極端(gate terminal)連接至字元線WL；反熔絲電晶體Taf的第一汲源端連接至第一選擇電晶體Ts1的第二汲源端；反熔絲電晶體Taf的閘極端連接至反熔絲控制線AF；第二選擇電晶體Ts2的 第一汲源端連接至反熔絲電晶體Taf的第二汲源端、第二選擇電晶體Ts1的閘極端連接至字元線WL；第二選擇電晶體Ts2的第二汲源端連接至位元線BL。
請參照第2A圖至第2D圖，其所繪示為本發明第一實施例OTP記憶胞進行編程動作與讀取動作時的偏壓示意圖。如第2A圖所示，將OTP記憶胞c1編程為第一儲存狀態時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，提供第一編程電壓Vp1至反熔絲控制線AF。其中，選擇電壓Vdd約為0.75V~3.6V，第一編程電壓Vp1約為4V~11V。
當字元線WL提供選擇電壓Vdd，位元線BL提供接地電壓時，第一選擇電晶體Ts1與第二選擇電晶體Ts2開啟，使得反熔絲電晶體Taf的閘極氧化層上承受了Vp1的偏壓。由於第一編程電壓Vp1已超過閘極氧化層的耐壓範圍，所以反熔絲電晶體Taf的閘極氧化層會破裂(rupture)，而破裂的閘極氧化層即形成一低電阻，其電阻值約為數千歐姆。再者，OTP記憶胞編c1中所產生二個編程電流Ip1與Ip2分別經由第一選擇電晶體Ts1與第二選擇電晶體Ts2流向位元線BL。換言之，OTP記憶胞c1中，反熔絲控制線AF與反熔絲電晶體Taf的二個汲源端之間連接一低電阻，即可視為第一儲存狀態。
如第2B圖所示，將OTP記憶胞c1編程為第二儲存狀態時，提供選擇電壓(select voltage)Vdd至字元線WL與位元線BL，提供第一編程電壓Vp1至反熔絲控制線AF。其中，選擇電 壓Vdd約為0.75V~3.6V，第一編程電壓Vp1約為4~11V。
當字元線WL與位元線BL提供選擇電壓Vdd時，第一選擇電晶體Ts1與第二選擇電晶體Ts2關閉(turn off)。雖然反熔絲電晶體Taf的閘極氧化層接收了Vp1的偏壓，但由於第一選擇電晶體Ts1與第二選擇電晶體Ts2被關閉，所以這樣的偏壓並不會使得反熔絲電晶體Taf的閘極氧化層破裂，而未破裂的閘極氧化層即形成一高電阻，其電阻值約為數百萬歐姆(mega ohm)以上。再者，OTP記憶胞編c1幾乎不會產生二個編程電流Ip1與Ip2。換言之，OTP記憶胞c1中，反熔絲控制線AF與反熔絲電晶體Taf的二個汲源端之間連接一高電阻，即可視為第二儲存狀態。
於讀取動作時，提供接地電壓(0V)至位元線BL，提供選擇電壓(select voltage)Vdd至字元線WL，提供讀取電壓Vread至反熔絲控制線AF。並且，根據位元線BL上的電流大小即可判斷OTP記憶胞c1為第一儲存狀態或者第二儲存狀態。其中，選擇電壓Vdd約為0.75V~3.6V，讀取電壓Vread約為0.75V~3.6V。
如第2C圖所示，由於OTP記憶胞c1為第一儲存狀態，當第一選擇電晶體Ts1與第二選擇電晶體Ts2接收到選擇電壓Vdd而開啟時，讀取電壓Vread可使得反熔絲電晶體Taf中產生第一讀取電流Ir1與Ir2分別經由第一選擇電晶體Ts1與第二選擇電晶體Ts2流向位元線BL。因此，位元線BL上接收的總電流即為Ir1+Ir2，且此總電流約為數μA。
如第2D圖所示，由於OTP記憶胞c1為第二儲存狀態，當第一選擇電晶體Ts1與第二選擇電晶體Ts2接收到選擇電壓Vdd而開啟時，讀取電壓Vread可使得反熔絲電晶體Taf中產生幾乎為零的第一讀取電流Ir1與Ir2。因此，位元線BL上接收的總電流幾乎為零，遠低於1μA。
換言之，於讀取動作時，根據位元線BL上的電流大小即可判斷OTP記憶胞c1為第一儲存狀態或者第二儲存狀態。
根據本發明的第一實施例，於編程動作或者讀取動作時，OTP記憶胞c1中提供二條導通通道(conduction channel)，可以提高OTP記憶胞c1編程成功之機率，同時也可以提高OTP記憶胞c1讀取成功之機率。
再者，為了要提高OTP記憶胞c1編程成功之機率，熟知此技藝的人士可以在OTP記憶胞c1的製程過程中，蝕刻反熔絲電晶體Taf中的閘極氧化層，使得反熔絲電晶體Taf中閘極氧化層的厚度小於二個選擇電晶體中的閘極氧化層的厚度。
再者，第1A圖揭露的OTP記憶胞c1中，第一閘極115與第二閘極135係利用第二金屬層170來進行連接。當然，本發明並不限定於此，也可以在製作第一閘極115與第二閘極135時，直接利用多晶矽層形成互相連接的第一閘極115與第二閘極135。
請參照第3圖，其所繪示為本發明OTP記憶胞的第二實施例。相較於第一實施例，其差異僅在於第二實施例中具有 一合併摻雜區(merged doped region)122。說明如下：
在半導體的CMOS製程中，可在摻雜區中形成輕摻雜汲(lightly doped drain、簡稱LDD)結構。舉例來說，如第3圖中，第一摻雜區110中具有LDD結構112。
而根據本發明的第二實施例，於OTP記憶胞c2中，設計相互靠近的第二摻雜區域與第三摻雜區域，而在形成LDD結構時，第二摻雜區域的LDD結構與第三摻雜區域的LDD結構會互相重疊(overlap)而形成合併摻雜區122。舉例來說，原來製造第二摻雜區域與第三摻雜區域時，係進行核心元件(core device)LDD佈植製程來完成。如果將此製程改為輸出入元件(I/O device)LDD佈植製程時，較深度的LDD佈植製程進行之後即可形成上述的合併摻雜區122。
再者，第二實施例之OTP記憶胞c2的編程動作與讀取動作與第一實施例相同，此處不再贅述。
請參照第4A圖，其所繪示為本發明OTP記憶胞所組成之陣列結構的上視圖。第4B圖為陣列結構的沿著CC’方向的剖面圖。第4C圖為陣列結構的等效電路圖。
如第4A圖與第4B圖所示，陣列結構由3×3個OTP記憶胞c11~c33所組成。再者，OTP記憶胞可為本發明第一實施例之OTP記憶胞或者第二實施例之OTP記憶胞。以下以第一位元線BL1所連接的一列(row)OTP記憶胞c11~c13來作說明。而第二位元線BL2連接至OTP記憶胞c21~c23，第三位元線BL3連 接至OTP記憶胞c31~c33也具有類似的結構。
三個OTP記憶胞c11~c13製作於P型井區PW中。P型井區PW的表面下方形成十個摻雜區501~510。另外，P型井區PW的表面上方覆蓋一閘極氧化層550。另外，上述十個摻雜區501~510為N型摻雜區。
再者，於OTP記憶胞c11中，第一閘極形成於第一摻雜區501與第二摻雜區502之間的閘極氧化層550上方，第一閘極連接至記憶胞c11的第一字元線WL1。第二閘極形成於第三摻雜區503與第四摻雜區504之間的閘極氧化層550上方，第二閘極連接至記憶胞c11的第一字元線WL1。第三閘極形成於第二摻雜區502與第三摻雜區503之間的閘極氧化層550上方，第三閘極連接至記憶胞c11的第一反熔絲控制線AF1。
於OTP記憶胞c12中，第一閘極形成於第四摻雜區504與第五摻雜區505之間的閘極氧化層550上方，第一閘極連接至記憶胞c12的第二字元線WL2。第二閘極形成於第六摻雜區506與第七摻雜區507之間的閘極氧化層550上方，第二閘極連接至記憶胞c12的第二字元線WL2。第三閘極形成於第五摻雜區505與第六摻雜區506之間的閘極氧化層550上方，第三閘極連接至記憶胞c12的第二反熔絲控制線AF2。
由以上的說明可知，OTP記憶胞c11與OTP記憶胞c12之間共用第四摻雜區域504。另外，由於OTP記憶胞c11與OTP記憶胞c12之間共用第四摻雜區域504，所以二個OTP記憶 胞c11、c12之間不需要製作淺溝渠隔離結構(shallow trench isolation structure)進行隔離。
於OTP記憶胞c13中，第一閘極形成於第七摻雜區507與第八摻雜區508之間的閘極氧化層550上方，第一閘極連接至記憶胞c13的第三字元線WL3。第二閘極形成於第九摻雜區509與第十摻雜區510之間的閘極氧化層550上方，第二閘極連接至記憶胞c13的第三字元線WL3。第三閘極形成於第八摻雜區508與第九摻雜區509之間的閘極氧化層550上方，第三閘極連接至記憶胞c13的第三反熔絲控制線AF3。
同理，OTP記憶胞c12與OTP記憶胞c13之間共用第七摻雜區域507。另外，由於OTP記憶胞c12與OTP記憶胞c13之間共用第七摻雜區域507，所以二個OTP記憶胞c12、c13之間不需要製作淺溝渠隔離結構進行隔離。
再者，如第4C圖所示，OTP記憶胞c11包括一第一選擇電晶體Ts1、一第二選擇電晶體Ts2與一反熔絲電晶體Taf。第一選擇電晶體Ts1的第一汲源端連接至第一位元線BL1、第一選擇電晶體Ts1的閘極端連接至第一字元線WL1；反熔絲電晶體Taf的第一汲源端連接至第一選擇電晶體Ts1的第二汲源端；反熔絲電晶體Taf的閘極端連接至第一反熔絲控制線AF1；第二選擇電晶體Ts2的第一汲源端連接至反熔絲電晶體Taf的第二汲源端、第二選擇電晶體Ts2的閘極端連接至第一字元線WL1、第二選擇電晶體Ts2的第二汲源端連接至第一位元線BL1。
另外，其他OTP記憶胞也具備相同結構。其中，記憶胞c12連接至第二字元線WL2、第二反熔絲控制線AF2、第一位元線BL1；記憶胞c13連接至第三字元線WL3、第三反熔絲控制線AF3、第一位元線BL1；記憶胞c21連接至第一字元線WL1、第一反熔絲控制線AF1、第二位元線BL2；記憶胞c22連接至第二字元線WL2、第二反熔絲控制線AF2、第二位元線BL2；記憶胞c23連接至第三字元線WL3、第三反熔絲控制線AF3、第二位元線BL2；記憶胞c31連接至第一字元線WL1、第一反熔絲控制線AF1、第三位元線BL3；記憶胞c32連接至第二字元線WL2、第二反熔絲控制線AF2、第三位元線BL3；記憶胞c33連接至第三字元線WL3、第三反熔絲控制線AF3、第三位元線BL3。
由以上的說明可知，本發明提出一種反熔絲型一次編程的記憶胞及其相關的陣列結構。再者，OTP記憶胞中由二個選擇電晶體與一個反熔絲電晶體所組成。而OTP記憶胞中更提供二條導通通道(conduction channel)用於寫入動作與讀取動作，因此可以提高OTP記憶胞編程成功之機率，同時也可以提高OTP記憶胞讀取成功之機率。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110、120、130、140‧‧‧摻雜區域
115、125、135‧‧‧閘極
150‧‧‧閘極氧化層
160‧‧‧金屬層

Claims (14)

  1. 一種反熔絲型一次編程的記憶胞，包括：一井區；一第一摻雜區、一第二摻雜區、一第三摻雜區與一第四摻雜區，形成於該井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，其中該第一閘極連接至一字元線；一第二閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，其中該第二閘極連接至該字元線；一第三閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，其中該第三閘極連接至一反熔絲控制線；以及一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第四摻雜區域，其中該第一金屬層係為一位元線。
  2. 如申請專利範圍第1項所述之反熔絲型一次編程的記憶胞，其中該第三閘極下方的該閘極氧化層之厚度小於該第一閘極下方的該閘極氧化層之厚度，且該第三閘極下方的該閘極氧化層之厚度小於該第二閘極下方的該閘極氧化層之厚度。
  3. 如申請專利範圍第1項所述之反熔絲型一次編程的記憶胞，更包括一第二金屬層，連接於該第一閘極與該第二閘極之間。
  4. 如申請專利範圍第1項所述之反熔絲型一次編程的記憶 胞，其中該第一閘極與該第二閘極係為相互連接的一多晶矽層。
  5. 如申請專利範圍第1項所述之反熔絲型一次編程的記憶胞，其中該第二摻雜區與該第三摻雜區形成一合併的摻雜區。
  6. 一種反熔絲型一次編程的記憶胞，包括：一第一選擇電晶體，具有一第一汲源端連接至一位元線，一閘極端連接至一字元線，以及一第二汲源端；一反熔絲電晶體，具有一第一汲源端連接至該第一選擇電晶體的該第二汲源端，一閘極端連接至一反熔絲控制線，以及一第二汲源端；以及一第二選擇電晶體，具有一第一汲源端連接至該反熔絲電晶體的該第二汲源端，一閘極端連接至該字元線，以及一第二汲源端連接至該位元線。
  7. 一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線與一第二反熔絲控制線，該陣列結構包括：一第一記憶胞，包括：一第一摻雜區、一第二摻雜區、一第三摻雜區與一第四摻雜區，形成於一井區的一表面；一閘極氧化層，覆蓋於該井區的該表面；一第一閘極，形成於該第一摻雜區與該第二摻雜區之間的該閘極氧化層上，並連接至該第一字元線；一第二閘極，形成於該第三摻雜區與該第四摻雜區之間的該閘極氧化層上，並連接至該第一字元線；一第三閘極，形成於該第二摻雜區與該第三摻雜區之間的該閘極氧化層上，並連接至該 第一反熔絲控制線；以及，一第一金屬層，經由一第一穿透洞連接至該第一摻雜區域並經由一第二穿透洞連接至該第四摻雜區域，且該第一金屬層係為該第一位元線；以及一第二記憶胞，包括：該第四摻雜區、一第五摻雜區、一第六摻雜區與一第七摻雜區，形成於該井區的該表面；一第四閘極，形成於該第四摻雜區與該第五摻雜區之間的該閘極氧化層上，並連接至該第二字元線；一第五閘極，形成於該第六摻雜區與該第七摻雜區之間的該閘極氧化層上，並連接至該第二字元線；一第六閘極，形成於該第五摻雜區與該第六摻雜區之間的該閘極氧化層上，並連接至該第二反熔絲控制線；以及，該第一金屬層，經由一第三穿透洞連接至該第七摻雜區域。
  8. 如申請專利範圍第7項所述之陣列結構，其中該第三閘極下方的該閘極氧化層之厚度小於該第一閘極下方的該閘極氧化層之厚度，且該第三閘極下方的該閘極氧化層之厚度小於該第二閘極下方的該閘極氧化層之厚度；以及，該第六閘極下方的該閘極氧化層之厚度小於該第四閘極下方的該閘極氧化層之厚度，且該第六閘極下方的該閘極氧化層之厚度小於該第五閘極下方的該閘極氧化層之厚度。
  9. 如申請專利範圍第7項所述之陣列結構，更包括一第二金屬層，連接於該第一閘極與該第二閘極之間；以及一第三金屬層，連接於該第四閘極與該第五閘極之間。
  10. 如申請專利範圍第7項所述之陣列結構，其中該第一閘 極與該第二閘極係為相互連接的一第一多晶矽層且該第四閘極與該第五閘極之間係為相互連接的一第二多晶矽層。
  11. 如申請專利範圍第7項所述之陣列結構，其中該第二摻雜區與該第三摻雜區形成一第一合併的摻雜區；以及該第五摻雜區與該第六摻雜區形成一第二合併的摻雜區。
  12. 如申請專利範圍第7項所述之陣列結構，其中該陣列結構更包括：一第三記憶胞，包括：一第八摻雜區、一第九摻雜區、一第十摻雜區與一第十一摻雜區，形成於該井區的該表面；一第七閘極，形成於該第八摻雜區與該第九摻雜區之間的該閘極氧化層上，並連接至該第一字元線；一第八閘極，形成於該第十摻雜區與該第十一摻雜區之間的該閘極氧化層上，並連接至該第一字元線；一第九閘極，形成於該第九摻雜區與該第十摻雜區之間的該閘極氧化層上，並連接至該第一反熔絲控制線；以及，一第四金屬層，經由一第四穿透洞連接至該第八摻雜區域並經由一第五穿透洞連接至該第十一摻雜區域，且該第四金屬層係為一第二位元線；以及一第四記憶胞，包括：該第十一摻雜區、一第十二摻雜區、一第十三摻雜區與一第十四摻雜區，形成於該井區的該表面；一第十閘極，形成於該第十一摻雜區與該第十二摻雜區之間的該閘極氧化層上，並連接至該第二字元線；一第十一閘極，形成於該第十三摻雜區與該第十四摻雜區之間的該閘極氧化層上，並連接 至該第二字元線；一第十二閘極，形成於該第十二摻雜區與該第十三摻雜區之間的該閘極氧化層上，並連接至該第二反熔絲控制線；以及，該第四金屬層，經由一第六穿透洞連接至該第十四摻雜區域。
  13. 一種陣列結構，連接至一第一位元線、一第一字元線、一第二字元線、一第一反熔絲控制線與一第二反熔絲控制線，該陣列結構包括：一第一記憶胞，包括：一第一選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第一字元線，以及一第二汲源端；一第一反熔絲電晶體，具有一第一汲源端連接至該第一選擇電晶體的該第二汲源端，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第二選擇電晶體，具有一第一汲源端連接至該第一反熔絲電晶體的該第二汲源端，一閘極端連接至該第一字元線，以及一第二汲源端連接至該第一位元線；以及一第二記憶胞，包括：一第三選擇電晶體，具有一第一汲源端連接至該第一位元線，一閘極端連接至該第二字元線，以及一第二汲源端；一第二反熔絲電晶體，具有一第一汲源端連接至該第三選擇電晶體的該第二汲源端，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及一第四選擇電晶體，具有一第一汲源端連接至該第二反熔絲電晶體的該第二汲源端，一閘極端連接至該第二字元線，以及一第二汲源端連接至該第一位元線。
  14. 如申請專利範圍第13項所述之陣列結構，其中該陣列結構更包括：一第三記憶胞，包括：一第五選擇電晶體，具有一第一汲源端連接至一第二位元線，一閘極端連接至該第一字元線，以及一第二汲源端；一第三反熔絲電晶體，具有一第一汲源端連接至該第五選擇電晶體的該第二汲源端，一閘極端連接至該第一反熔絲控制線，以及一第二汲源端；以及一第六選擇電晶體，具有一第一汲源端連接至該第三反熔絲電晶體的該第二汲源端，一閘極端連接至該第一字元線，以及一第二汲源端連接至該第二位元線；以及一第四記憶胞，包括：一第七選擇電晶體，具有一第一汲源端連接至該第二位元線，一閘極端連接至該第二字元線，以及一第二汲源端；一第四反熔絲電晶體，具有一第一汲源端連接至該第七選擇電晶體的該第二汲源端，一閘極端連接至該第二反熔絲控制線，以及一第二汲源端；以及一第八選擇電晶體，具有一第一汲源端連接至該第四反熔絲電晶體的該第二汲源端，一閘極端連接至該第二字元線，以及一第二汲源端連接至該第二位元線。
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