TWI576993B - 記憶元件的製造方法 - Google Patents

Description

記憶元件的製造方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種記憶元件的製造方法。

為提升動態隨機存取記憶體的積集度以加快元件的操作速度，以及符合消費者對於小型化電子裝置的需求，近年來發展出埋入式字元線動態隨機存取記憶體（buried word line DRAM），以滿足上述種種需求。但隨著記憶體的積集度增加，字元線間距和記憶體陣列的隔離結構都會不斷縮小，導致種種不良影響。譬如記憶體之間的洩漏（Cell-to-cell leakage）、字元線之間的干擾（又稱Row Hammer）、讀寫時間失效（t _WRfailure）、保持失效（retention failure）、位元線耦合失效（Bit Line coupling failure）等。

因此，目前為了針對字元線之間的干擾，會採用比埋入式字元線還要深的隔離結構來改善上述問題的辦法。但是，如此一來就必須改變原有的隔離結構製程，將一道同時形成字元線和隔離結構的微影製程，改為至少兩道的微影製程，一道是製作較深的隔離結構，另一道是製作隔離結構之間的埋入式字元線。

然而，在先前技術中，利用多道微影製程以分別形成隔離結構與電容器接觸窗的步驟，容易產生對準問題（alignment issue）。所述對準問題會隨著元件的尺寸微縮而日趨嚴重，舉例來說，其容易導致主動區（例如是源/汲極區）與電容器接觸窗之間的接觸面積減少。由於主動區與電容器接觸窗之間的接觸面積變小，將使得主動區與電容器接觸窗之間的阻值增加，進而導致讀寫時間失效。因此，如何發展一種記憶元件的製造方法，其可改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積減少的問題，將成為重要的一門課題。

本發明提供一種記憶元件的製造方法，其具有自行對準的隔離結構，以改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積減少的問題。

本發明提供一種記憶元件的製造方法，其可減少製程步驟，以減少製程成本。

本發明提供一種記憶元件的製造方法，其步驟如下。提供具有第一區與第二區的基底。形成多個字元線組於第一區的基底中。每一字元線組具有兩個埋入式字元線。形成第一介電層於第一區的基底上。形成導體層於第二區的基底上，其中導體層的頂面低於第一介電層的頂面。共形形成第二介電層於基底上。進行第一蝕刻製程，移除部分第二介電層與部分導體層，以形成第一開口於第二區的導體層與第二介電層中。第一開口暴露第二區的基底的表面。進行第二蝕刻製程，移除部分第二區的基底，以形成溝渠於第二區的基底中，其中第一開口位於溝渠上。形成第三介電層於溝渠以及第一開口中。移除部分第一介電層與第三介電層，以形成第二開口於剩餘的第一介電層上，且形成第三開口於剩餘的第三介電層上。形成第四介電層於第二開口與第三開口中。

基於上述，本發明可藉由形成自行對準的溝渠來形成隔離結構，以改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積減少的問題。另外，本發明可改變第二介電層的厚度來可調整後續形成隔離結構的寬度。此外，本發明還可簡化製程步驟，以減少製程成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1是本發明之第一實施例的記憶元件的上視示意圖。

請參照圖1，本實施例提供一種記憶元件包括：基底100、多個隔離結構101、多個主動區102、多個位元線104、多個字元線組106、多個電容器接觸窗108以及多個位元線接觸窗110。為圖面清楚起見，圖1僅顯示上述構件，其他結構可見於後續圖2A至圖2H的剖面圖。

在第一實施例中，基底100包括多個第一區R1與多個第二區R2。第一區R1與第二區R2沿著第一方向D1相互排列。第二區R2的基底100中形成有隔離結構101，其沿著第二方向D2延伸。隔離結構101可截斷（chop）沿著第二方向D2相互排列的多個條狀主動區（strip-type active areas），以定義出形成多個主動區（active areas）102。換言之，相鄰兩個主動區102之間具有隔離結構101。在本實施例中，所述條狀主動區為直線狀。但本發明不以此為限，在其他實施例中，所述條狀主動區可例如是非直線狀，舉例來說，其可例如是一鋸齒狀。

位元線104位於基底100上，且橫越第一區R1與第二區R2。位元線104沿著第一方向D1延伸，且沿著第二方向D2相互排列。字元線組106位於第一區R1的基底100中。字元線組106沿著第二方向D2延伸，且沿著第一方向D1相互排列。每一字元線組106具有兩個埋入式字元線106a、106b。第一方向D1與第二方向D2不同。在一實施例中，第一方向D1與第二方向D2實質上互相垂直。

在本實施例中，每一主動區102具有長邊L1與短邊L2，且長邊L1橫越所對應的字元線組106（即兩個埋入式字元線106a、106b），且每一主動區102與所對應的位元線104的重疊處具有位元線接觸窗110。因此，每一位元線104在橫越所對應的字元線組106時，可利用位元線接觸窗110來電性連接所對應的摻雜區（未繪示），其中所述摻雜區位於兩個埋入式字元線106a、106b之間。另外，位元線接觸窗110在圖1中雖顯示為矩形，但實際上形成的接觸窗會略呈圓形，且其大小可依製程需求來設計。

電容器接觸窗108位於位元線104之間的基底100上。詳細地說，電容器接觸窗108排列成多數列（Row）與多數行（Column），所述列沿著第二方向D2排列，而所述行沿著第一方向D1排列。另一方面來看，電容器接觸窗108配置於字元線組106的兩側的基底100上，也就是說，每兩行的電容器接觸窗108與具有兩個埋入式字元線106a、106b的字元線組106沿著第一方向D1相互交替。

圖2A至圖2H是沿著圖1之I-I’線段之第二實施例的記憶元件之製造流程的剖面示意圖。

請同時參照圖1與圖2A，本發明提供一種記憶元件的製造方法，其步驟如下。首先，提供基底100。在本實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。基底100具有多個第一區R1與多個第二區R2。第一區R1與第二區R2相互交替。

接著，形成多個字元線組106於第一區R1的基底100中。詳細地說，每一字元線組106包括兩個埋入式字元線106a、106b。每一埋入式字元線106a包括閘極112a以及閘介電層114a。閘介電層114a圍繞閘極112a，以電性隔離閘極112a與基底100。在一實施例中，閘極112a的材料包括導體材料，所述導體材料可例如是金屬材料、阻障金屬材料或其組合，其形成方法可以是化學氣相沈積法或物理氣相沈積法。閘介電層114a的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法或臨場蒸氣產生法（in situ steam generation，ISSG）等。相似地，另一埋入式字元線106b 亦包括閘極112b以及閘介電層114b。閘介電層114b圍繞閘極112b，以電性隔離閘極112b與基底100。

之後，形成氮化矽層116a於埋入式字元線106a上，且形成氮化矽層116b於埋入式字元線106b上。形成氧化矽層118於氮化矽層116a、116b之間的基底100上。形成氮化矽層120於氮化矽層116a、116b以及氧化矽層118上。在一實施例中，氮化矽層116a、116b、氧化矽層118以及氮化矽層120的形成方法可以是化學氣相沈積法。

然後，形成第一介電層122於第一區R1的基底100上。第一介電層122包括介電材料層121a、121b。在一實施例中，介電材料層121a的材料可例如是旋塗式介電材料（spin-on dielectric，SOD）。介電材料層121b的材料可例如是四乙氧基矽烷（tetraethoxysilane，TEOS）。但本發明不以此為限，第一介電層122的材料可以是一種介電材料或是多種介電材料的組合。

請同時參照圖1與圖2B，形成導體層124於第二區R2的基底100上，其中導體層124的頂面低於第一介電層122的頂面。具體來說，形成導體層124的步驟包括先形成導體材料層（未繪示）於基底100上。導體材料層不僅覆蓋第二區R2的基底100的表面，還覆蓋第一介電層122的頂面與側壁。接著，進行回蝕刻製程，移除部分導體材料層，以暴露第一介電層122的頂面以及部分側壁。在一實施例中，導體層124的材料可例如是摻雜多晶矽，其形成方法可以是化學氣相沉積法。

接著，請同時參照圖1與圖2C，共形形成第二介電層126於基底100上。由於導體層124的頂面低於第一介電層122的頂面，因此，第二介電層126可例如是一連續凹凸結構。位於第一介電層122上的第二介電層126為凸部；而位於導體層124上的第二介電層126為凹部。在一實施例中，第二介電層126的材料可例如是氮化矽，其形成方法可以是原子層沈積法（ALD）。

值得注意的是，在本實施例中，可藉由改變第二介電層126的厚度T來可調整後續形成隔離結構101的寬度W（如圖2F所示）。舉例來說，當第二介電層126的厚度T較厚，位於導體層124上的凹部開口125的寬度則較小。接著，後續進行第一蝕刻製程以及第二蝕刻製程後所形成的第一開口10與溝渠15的寬度則跟著變小。因此，位於溝渠15的隔離結構101的寬度W亦跟著縮小。反之亦然。

然後，請同時參照圖1與圖2D，進行第一蝕刻製程，移除部分第二介電層126與部分導體層124，以形成第一開口10於第二區R2的導體層124a與第二介電層126a中。第一開口10暴露第二區R2的基底100的表面。另外，在進行上述第一蝕刻製程時，亦包括移除第一區R1的部分第二介電層126，以暴露第一介電層122的頂面。另一方面來看，第一開口10將一個導體層124分隔成兩個導體層124a。在一實施例中，第一蝕刻製程可例如是一次步驟、兩次步驟或多次步驟。

請同時參照圖1與圖2E，進行第二蝕刻製程，移除部分第二區R2的基底100，以形成溝渠15於第二區R2的基底100中。第一開口10位於溝渠15上。在本實施例中，可藉由調整第二蝕刻製程的製程參數（可例如是蝕刻氣體組成或比例等），使得第二蝕刻製程對於基底100材料（可例如是矽）的蝕刻選擇比較高。所以，以第一介電層122與第二介電層126a當作罩幕層，進行第二蝕刻製程時，可移除大部分的基底100，以形成自行對準的溝渠15。在一實施例中，仍有少部分的第一介電層122與第二介電層126a被第二蝕刻製程移除，但其不影響自行對準的溝渠15的形成。在此，經第二蝕刻製程移除後的第一介電層122與第二介電層126a以第一介電層122a與第二介電層126b表示。在一實施例中，溝渠15的底面低於埋入式字元線106a、106b的底面。

請同時參照圖1與圖2F，形成第三介電層128於溝渠15以及第一開口10中。具體來說，形成第三介電層128的步驟包括先形成第三介電材料層（未繪示）於基底100上。第三介電材料層不僅填入溝渠15以及第一開口10中，還覆蓋第一介電層122a的頂面以及第二介電層126b的頂面。進行化學機械研磨（chemical mechanical polishing，CMP）製程，移除部分第三介電材料層，以暴露第一介電層122a的頂面或第二介電層126b的頂面，使得第一介電層122a的頂面以及第二介電層126b的頂面為共平面。在一實施例中，第三介電層128的材料可例如是氧化矽或旋塗式介電材料（SOD）。但本發明不以此為限，只要是填溝能力佳的介電材料即可。在一實施例中，填入溝渠15中的第三介電層128可例如是隔離結構101。上述隔離結構101的底面低於埋入式字元線106a、106b的底面，以改善字元線之間的干擾。

請同時參照圖1與圖2G，移除部分第一介電層122a與第三介電層128，以形成第二開口20於剩餘的第一介電層122b上，且形成第三開口30於剩餘的第三介電層128a上。第二開口20的底面與第三開口30的底面為共平面。在一實施例中，上述移除部分第一介電層122a與第三介電層128的方法可例如是濕式蝕刻法。

請同時參照圖1、圖2G與圖2H，形成第四介電層130於第二開口20與第三開口30中。由於第四介電層130配置於第一介電層122b以及第三介電層128a上，其可用以當作蝕刻停止層。因此，後續形成電容器（未繪示）時，不會因為過度蝕刻而導致第一介電層122b以及隔離結構101耗損的問題。具體來說，先共形形成第四介電材料層（未繪示）於基底100上。第四介電材料層填入第二開口20與第三開口30中且覆蓋第二介電層126b的頂面。進行平坦化製程，移除部分第四介電材料層與第二介電層126b，使得第四介電層130的頂面與導體層124a的頂面為共平面。在一實施例中，第四介電層130的材料可例如是氮化矽，其形成方法可例如是原子層沈積法（ALD）。在一實施例中，平坦化製程可例如是CMP製程或回蝕刻製程。在一實施例中，導體層124a可例如是電容器接觸窗108。之後，可分別形成多個電容器（未繪示）於導體層124a（或電容器接觸窗108）上。

綜上所述，本發明可藉由形成自行對準的溝渠來形成隔離結構，以改善微影製程中的偏移所導致主動區與電容接觸窗之間的接觸面積減少的問題。另外，本發明可改變第二介電層的厚度來可調整後續形成隔離結構的寬度。此外，本發明還可簡化製程步驟，以減少製程成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧第一開口

15‧‧‧溝渠

20‧‧‧第二開口

30‧‧‧第三開口

100‧‧‧基底

101‧‧‧隔離結構

102‧‧‧主動區

104‧‧‧位元線

106‧‧‧字元線組

106a、106b‧‧‧埋入式字元線

108‧‧‧電容器接觸窗

110‧‧‧位元線接觸窗

112a、112b‧‧‧閘極

114a、114b‧‧‧閘介電層

116a、116b‧‧‧氮化矽層

118‧‧‧氧化矽層

120‧‧‧氮化矽層

121a、121b‧‧‧介電材料層

122、122a、122b‧‧‧第一介電層

124、124a‧‧‧導體層

125‧‧‧凹部開口

126、126a、126b‧‧‧第二介電層

128、128a‧‧‧第三介電層

130‧‧‧第四介電層

D1‧‧‧第一方向

D2‧‧‧第二方向

L1‧‧‧長邊

L2‧‧‧短邊

R1‧‧‧第一區

R2‧‧‧第二區

T‧‧‧厚度

W‧‧‧寬度

圖1是本發明之第一實施例的記憶元件的上視示意圖。 圖2A至圖2H是沿著圖1之I-I’線段之第二實施例的記憶元件之製造流程的剖面示意圖。

20‧‧‧第二開口

30‧‧‧第三開口

100‧‧‧基底

101‧‧‧隔離結構

106a、106b‧‧‧埋入式字元線

108‧‧‧電容器接觸窗

118‧‧‧氧化矽層

120‧‧‧氮化矽層

122b‧‧‧第一介電層

124a‧‧‧導體層

128a‧‧‧第三介電層

130‧‧‧第四介電層

R1‧‧‧第一區

R2‧‧‧第二區

Claims (9)

1. 一種記憶元件的製造方法，包括：提供一基底，該基底具有一第一區與一第二區；形成多個字元線組於該第一區的該基底中，每一字元線組具有兩個埋入式字元線；形成一第一介電層於該第一區的該基底上；形成一導體層於該第二區的該基底上，其中該導體層的頂面低於該第一介電層的頂面；共形形成一第二介電層於該基底上；進行一第一蝕刻製程，移除該第二區的部分該第二介電層與部分該導體層，以形成一第一開口於該第二區的該導體層與該第二介電層中，其中該第一開口暴露該第二區的該基底的表面，其中在進行該第一蝕刻製程時，包括移除該第一區的部分該第二介電層，以暴露該第一介電層的頂面；進行一第二蝕刻製程，移除部分該第二區的該基底，以形成一溝渠於該第二區的該基底中，其中該第一開口位於該溝渠上；形成一第三介電層於該溝渠以及該第一開口中；移除部分該第一介電層與該第三介電層，以形成一第二開口於剩餘的該第一介電層上，且形成一第三開口於剩餘的該第三介電層上；以及形成一第四介電層於該第二開口與該第三開口中。
2. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第一介電層的材料包括四乙氧基矽烷(TEOS)、旋塗式介電材料(SOD)或其組合。
3. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該導體層的材料包括摻雜多晶矽。
4. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第二介電層的材料包括氮化矽，該第二介電層的形成方法包括原子層沈積法(ALD)。
5. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第三介電層的材料包括氧化矽。
6. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第四介電層的材料包括氮化矽，該第四介電層的形成方法包括原子層沈積法(ALD)。
7. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第一蝕刻製程包括一次步驟、兩次步驟或多次步驟。
8. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第二開口的底面與該第三開口的底面為共平面。
9. 如申請專利範圍第1項所述的記憶元件的製造方法，其中形成該第四介電層於該第二開口與該第三開口中的步驟包括：共形形成一第四介電材料層於該基底上，該第四介電材料層填入該第二開口與該第三開口中且覆蓋該第二介電層的頂面；以及進行一平坦化製程，移除部分該第四介電材料層與該第二介電層，使得該第四介電層的頂面與該導體層的頂面為共平面。