TWI576847B - 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與系統 - Google Patents

Description

讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與系統

本發明有關於讀取快閃記憶體(flash memory)中所儲存的資料，尤指一種藉由參照快閃記憶體之記憶單元(memory cell)所讀出的位元序列(bit sequence)的二進位數字分佈特性(binary digit distribution characteristic)來讀取快閃記憶體中所儲存之資料的方法與記憶體控制器。

快閃記憶體可透過電子式的抹除(erase)與寫入/程式化(program)以進行資料儲存，並且廣泛地應用於記憶卡(memory card)、固態硬碟(solid-state drive)與可攜式多媒體播放器等等。由於快閃記憶體係為非揮發性(non-volatile)記憶體，因此，不需要額外電力來維持快閃記憶體所儲存的資訊，此外，快閃記憶體可提供快速的資料讀取與較佳的抗震能力，而這些特性也說明了快閃記憶體為何會如此普及的原因。

快閃記憶體可區分為NOR型快閃記憶體與NAND型快閃記憶體。對於NAND型快閃記憶體來說，其具有較短的抹除及寫入時間且每一記憶體單元需要較少的晶片面積，因而相較於NOR型快閃記憶體，NAND型快閃記憶體會允許較高的儲存密度以及較低之每一儲存位元的成本。一般來說，快閃記憶體係以記憶體單元陣列的方式來儲存資料，而記憶體單元是由一浮動閘極電晶體(floating-gate transistor)來加以實作，且每一記憶體單元可透過適當地控制浮動閘極電晶體之浮動閘極上的電荷個數來設定導通該浮動閘極電晶體所實作之該記憶體單元的所需臨界電壓，進而儲存單一個位元的資訊或者一個位元以上的資訊，如此一來，當一或多個預定控制閘極電壓施加於浮動閘極電晶體的控制閘極之上，則浮動閘極電晶體的導通狀態便會指示出浮動閘極電晶體中所儲存的一或多個二進位數字(binary digit)。

然而，由於某些因素，快閃記憶體單元中原本儲存的電荷的個數可能會受到影響/擾亂，舉例來說，快閃記憶體中所存在的干擾可能來自於寫入干擾(write/program disturbance)、讀取干擾(read disturbance)及/或保持干擾(retention disturbance)。以具有各自儲存一個位元以上的資訊之記憶體單元的NAND型快閃記憶體為例，一個實體記憶體分頁(physical page)會包含多個邏輯記憶體分頁(logical page)，且每一邏輯記憶體分頁係採用一或多個控制閘極電壓來進行讀取。舉例來說，對於一個用以儲存3個位元之資訊的快閃記憶體單元來說，該快閃記憶體單元會具有分別對應不同電荷個數(亦即不同臨界電壓)之8種狀態(亦即電荷位準)的其中之一，然而，由於寫入/抹除次數(program/erase count,P/E count)及/或資料保留時間(retention time)的緣故，快閃記憶體單元中的記憶體單元的臨界電壓分佈(threshold voltage distribution)便會有所改變，因此，使用原本的控制閘極電壓設定(亦即臨界電壓設定)來讀取記憶體單元中所儲存的資訊可能會因為改變後的臨界變壓分佈而無法正確地獲得所儲存的資訊。

利用不同的控制閘極電壓設定以讀取快閃記憶體可能有較高的機會得到正確的儲存資訊。然而，儲存所有利用不同控制閘極電壓設定所取得的資訊可能需要更多的記憶空間。除此之外，利用不同的控制閘極電壓設定以讀取快閃記憶體可能會造成較長的讀取時間，因此，需要一個更有效率的讀取或解碼程序。

因此，本發明的目的之一在於提供一種讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與裝置，以解決上述問題。讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與裝置。

依據本發明之一實施例，一種用以讀取儲存在一快閃記憶體之資料的方法係被揭露，其中該快閃記憶體包含複數個記憶體單元並藉由將該複數個記憶體單元中之一記憶體單元程式化至2^N個電壓狀態中的一個電壓狀態以儲存N位元資料，該方法包含：控制該快閃記憶體依據一第一臨界電壓對該記憶體單元進行一第一讀取運作以取得一第一二進位數字以表達該N位元資料之一位元；依據該第一二進位數字進行一錯誤更正硬解碼；若該錯誤更正硬解碼指示一不可更正之結果，控制該快閃記憶體依據一第二臨界電壓對該記憶體單元進行一第二讀取運作以取得一第二二進位數字以表達該N位元資料之該位元；以及依據該第一二進位數字及該第二二進位數字進行一錯誤更正軟解碼。

依據本發明之另一實施例，揭露了一種用以讀取儲存在一快閃記憶體之資料的記憶體控制器，其中該快閃記憶體包含複數個記憶體單元並藉由將該複數個記憶體單元中之一記憶體單元程式化至2^N個電壓狀態中的一個電壓狀態以儲存N位元資料，該記憶體控制器包含：一控制邏輯電路，用以控制該快閃記憶體依據一第一臨界電壓對該記憶體單元進行一第一讀取運作以取得一第一二進位數字以表達該N位元資料之一位元；一解碼器，耦接至該控制邏輯電路，用以依據該第一二進位數字進行一錯誤更正硬解碼；其中若該錯誤更正硬解碼指示一不可更正之結果，該控制邏輯電路係更用於控制該快閃記憶體依據一第二臨界電壓對該記憶體單元進行一第二讀取運作以取得一第二二進位數字以表達該N位元資料之該位元，而該解碼器係更用於依據該第一二進位數字及該第二二進位數字進行一錯誤更正軟解碼。

依據本發明另一實施例，揭露了一種用以讀取儲存在一快閃記憶體之資料之記憶體系統，其中該快閃記憶體包含複數個記憶體單元並藉由將該複數個記憶體單元中之一記憶體單元程式化至2^N個電壓狀態中的一個電壓狀態以儲存N位元資料，該記憶體系統包含：一控制邏輯電路，用以控制該快閃記憶體依據一第一臨界電壓對該記憶體單元進行一第一讀取運作以取得一第一二進位數字以表達該N位元資料之一位元；一解碼器，耦接至該控制邏輯電路，用以依據該第一二進位數字進行一錯誤更正硬解碼；其中若該錯誤更正硬解碼指示一不可更正之結果，該控制邏輯電路係更用於控制該快閃記憶體依據一第二臨界電壓對該記憶體單元進行一第二讀取運作以取得一第二二進位數字以表達該N位元資料之該位元，而該解碼器係更用於依據該第一二進位數字及該第二二進位數字進行一錯誤更正軟解碼。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置電性連接於一第二裝置，則代表該第一裝置可直接連接於該第二裝置，或透過其他裝置或連接手段間接地連接至該第二裝置。

請注意到，讀取NAND型快閃記憶體之實體記憶體分頁中的記憶體單元所儲存的多個位元僅是作為一實施例，以說明本發明的技術特徵，然而，無論快閃記憶體是NAND型快閃記憶體或是具有其它類型的快閃記憶體(例如NOR型快閃記憶體)，只要是將從不同讀取運作中所取得的二進位數字編碼成碼字以進行錯誤更正運作，均符合本發明的精神。

請參閱第1圖，其為本發明記憶體系統之第一實施例的示意圖。記憶體系統1000包含有一快閃記憶體1100以及一記憶體控制器(memory controller)1200，於本實施例中，快閃記憶體1100可以是包含複數個實體記憶體分頁P_0、P_1、P_2、...、P_N的NAND型快閃記憶體，其中實體記憶體分頁P_0～P_N中的每一實體記憶體分頁包含有複數個記憶體單元(例如浮動閘極電晶體)1110，舉例來說，對於要被讀取之一目標實體記憶體分頁P_0來說，其包含有記憶體單元M_0～M_K。為了讀取目標實體記憶體分頁P_0之記憶體單元M_0～M_K中所儲存的資料，控制閘極電壓VG_0～VG_N便應該要適當地設定，例如，控制閘極電壓VG_0～VG_N應該要適當地設定以確保實體記憶體分頁P_1～P_N中所有的記憶體單元(浮動閘極記憶體)103均處於導通狀態。假若每一記憶體單元103是用以儲存N個位元(例如，包含最低有效位元(least significant bit,LSB)、中間有效位元(central significant bit,CSB)與最高有效位元(most significant bit,MSB)的3個位元)，則快閃記憶體102會將控制閘極電壓VG_0設定為(2^N-1)個電壓準位，以便辨識出目標實體記憶體分頁P_0中每一記憶體單元103的N個位元。

請參閱第2圖，其為要被讀取之實體記憶體分頁P_0的第一種臨界電壓分佈的示意圖。實體記憶體分頁P_0的記憶體單元M_0～M_K可包含有具有浮動閘極被程式化(programmed)為具有電荷位準L0(亦即(MSB,CSB,LSB)=(1,1,1))的記憶體單元、具有浮動閘極被程式化為具有電荷位準L1(亦即(MSB,CSB,LSB)=(0,1,1))的記憶體單元、具有浮動閘極被程式化為具有電荷位準L2(亦即(MSB,CSB,LSB)=(0,0,1))的記憶體單元、具有浮動閘極被程式化為具有電荷位準L3(亦即(MSB,CSB,LSB)=(1,0,1))的記憶體單元、具有浮動閘極被程式化為具有電荷位準L4(亦即(MSB,CSB,LSB)=(1,0,0))的記憶體單元、具有浮動閘極被程式化為具有電荷位準L5(亦即(MSB,CSB,LSB)=(0,0,0))的記憶體單元、具有浮動閘極被程式化為具有電荷位準L6(亦即(MSB,CSB,LSB)=(0,1,0))的記憶體單元以及具有浮動閘極被程式化為具有電荷位準L7(亦即(MSB,CSB,LSB)=(1,1,0))的記憶體單元。

為了辨識出記憶體單元M_0～M_K的最低有效位元，快閃記憶體102便將控制閘極電壓VG_0設定為第2圖所示之臨界電壓VT_4，接著，實體記憶體分頁P_0中每一記憶體單元的導通狀態便會指示出該記憶體單元所具有的最低有效位元是”0”或”1”。於本實施例中，當實體記憶體分頁P_0中的一記憶體單元被施加於其控制閘極的臨界電壓VT_4所導通時，快閃記憶體1100將會輸出代表其最低有效位元的一個二進位數字”1”；否則，快閃記憶體1100將會輸出代表其最低有效位元的另一個二進位數字”0”。

為了辨識出記憶體單元M_0～M_K的中間有效位元，快閃記憶體1100便將控制閘極電壓VG_0分別設定為第2圖所示之臨界電壓VT_2與VT_6，同樣地，實體記憶體分頁P_0中每一記憶體單元的導通狀態便會指示出該記憶體單元所具有的中間有效位元是”0”或”1”。於本實施例中，當一記憶體單元會被施加於其控制閘極之臨界電壓VT_2與VT_6中的任一個所導通時，快閃記憶體1100將會輸出代表其中間有效位元的一個二進位數字”1”；當該記憶體單元不會被施加於其控制閘極之臨界電壓VT_2所導通，但是卻會被施加於其控制閘極之臨界電壓VT_6所導通時，快閃記憶體102將會輸出代表其中間有效位元的一個二進位數字”0”；以及當該記憶體單元除了不會被施加於其控制閘極之臨界電壓VT_2所導通，也不會被施加於其控制閘極之臨界電壓VT_6所導通時，快閃記憶體1100將會輸出代表其中間有效位元的一個二進位數字”1”。

為了辨識出記憶體單元M_0～M_K的最高有效位元，快閃記憶體1100便將控制閘極電壓VG_0分別設定為第2圖所示之臨界電壓VT_1、VT_3、VT_5與VT_7，同樣地，實體記憶體分頁P_0中每一記憶體單元的導通狀態便會指示出該記憶體單元所具有的最高有效位元是”0”或”1”。於本實施例中，當一記憶體單元會被施加於其控制閘極之臨界電壓VT_1、VT_3、VT_5與VT_7中的任一個所導通時，快閃記憶體1100將會輸出代表其最高有效位元的一個二進位數字”1”；當該記憶體單元不會被施加於其控制閘極之臨界電壓VT_1所導通，但是卻會被施加於其控制閘極之臨界電壓VT_3、VT_5與VT_7中的任一個所導通時，快閃記憶體1100將會輸出代表其最高有效位元的一個二進位數字”0”；當該記憶體單元不會被施加於其控制閘極之臨界電壓VT_1與VT_3中的任一個所導通，但是卻會被施加於其控制閘極之臨界電壓VT_5與VT_7中的任一個所導通時，快閃記憶體1100將會輸出代表其最高有效位元的一個二進位數字”1”；當該記憶體單元不會被施加於其控制閘極之臨界電壓VT_1、VT_3與VT_5中的任一個所導通，但是卻會被施加於其控制閘極之臨界電壓VT_7所導通時，快閃記憶體1100將會輸出代表其最高有效位元的一個二進位數字”0”；以及當該記憶體單元不會被施加於其控制閘極之臨界電壓VT_1、VT_3、VT_5與VT_7中的任一個所導通時，快閃記憶體1100將會輸出代表其最高有效位元的一個二進位數字”1”。

然而，第2圖所示之臨界電壓分佈可能會因為某些因素(例如寫入/讀取次數及/或資料保留時間的增加)的影響而改變為另一個臨界電壓分佈，舉例來說，對應至每一電荷位準之圓形突出狀的分佈可能會變寬及/或產生偏移。請參閱第3圖，其為要被讀取之實體記憶體分頁P_0的第二種臨界電壓分佈的示意圖。由第3圖可得知，臨界電壓分佈係不同於第2圖所示之臨界電壓分佈。將控制閘極電壓VG_0設定為上述的臨界電壓VT_1～VT_7將無法正確地獲得目標實體記憶體分頁P_0之記憶體單元M_0～M_K的最低有效位元、中間有效位元與最高有效位元進一步來說，當記憶體單元M_0～M_K具有第3圖所示之臨界電壓分佈時，應該要採用新的臨界電壓VT_1’～VT_7’以便正確地獲得所儲存的資訊，否則的話，施加於記憶體單元M_0～M_K所讀出之碼字(codeword)的錯誤更正(error correction code,ECC)操作便會因為碼字中無法更正的(uncorrectable)錯誤而無法成功運行。於本實施例中，記憶體控制器1200是設計來適應性地對記憶體單元M_0～M_K所讀取的碼字執行軟解碼以增強解碼能力。細節於後詳述。

請再次參閱第1圖。記憶體控制器104是用以控制快閃記憶體102的存取(讀取/寫入)，並且包含有(但不侷限於)一控制邏輯電路1210以及一錯誤更正電路(ECC circuit，其具有一錯誤更正解碼器1222、一錯誤更正編碼器1229以及一臨界電壓追蹤單元1230)。請注意，第1圖僅顯示與本發明之技術特徵有關的元件，亦即，記憶體控制器104亦可包含額外的元件來支援其它的功能。一般來說，當接收到針對目標實體記憶體分頁P_0中記憶體單元M_0～M_K所儲存之資料的一讀取請求(read request)時，控制邏輯電路1210會因應該讀取請求而控制快閃記憶體1100來讀取所要求的資料(requested data)，接著，當快閃記憶體102成功地辨識出記憶體單元M_0～M_K中每一記憶體單元所儲存的所有位元時，包含有記憶體單元M_0～M_K之已辨識出的位元的讀出資訊便會被接收電路1210所接收。如熟習技藝者所知，位於一實體記憶體分頁中的一部份記憶體單元是用來儲存錯誤更正資訊(例如一錯誤更正碼(ECC code))，因此，錯誤更正電路1220便是用來針對由快閃記憶體1100所讀取出來的讀出資訊(例如一碼字)進行一錯誤更正操作。於本實施例中，錯誤更正電路1220包含有一錯誤更正解碼器(ECC decoder) 1222以及一錯誤更正編碼器(ECC corrector)1229。錯誤更正解碼器1222是用來檢查讀出資訊的正確性，以藉此偵測任何錯誤位元的存在。錯誤更正解碼器1222亦用於對檢查過的讀出資訊中所發現到的錯誤位元進行更正然而，當讀出資訊中實際存在之錯誤位元的數量超過了錯誤更正解碼器1222有辦法依照硬解碼(例如BCH(Bose-Chaudhuri-Hocquenghem之方式))更正之錯誤位元的最大數量時，錯誤更正解碼器1222便會指示控制邏輯電路1210讀出資訊中包含有無法更正的錯誤。如此一來，控制邏輯電路1210將會啟動軟讀取(soft read)機制以取得軟資訊，該些軟資訊可被ECC解碼器1222用來進行軟解碼機制。該臨界電壓追蹤單元1230係用於藉由比較讀出資訊以判斷臨界電壓移動方向以及判斷一最佳臨界電壓。細節於後詳述。

於本實施例中，錯誤更正解碼器1222可由低密度同位檢查(low density parity-check,LDPC)解碼器來加以實作，控制邏輯電路1210控制快閃記憶體1100來提供要被LDPC解碼器所解碼的軟資訊(soft information)，所以，在控制邏輯電路1210的控制之下，快閃記憶體1100便輸出多個二進位數字來作為各個記憶體單元M_0～M_K所讀取出來的軟位元(soft bit)。進一步來說，當進行最低有效位元資料的讀取、中間有效位元資料的讀取或最高有效位元資料的讀取時，控制邏輯電路1210是用以控制快閃記憶體1100來針對目標實體記憶體分頁之記憶體單元M_0～M_K中的每一記憶體單元執行複數次讀取操作(例如7次讀取操作)。

請參閱第4圖，其為從快閃記憶體1100之一記憶體單元中讀取一軟位元(亦即軟資訊數值)的最低有效位元讀取操作的示意圖。依據第2圖與第3圖所示之臨界電壓分布的範例，具有電荷位準L0~L3中任一個電荷位準的記憶體單元將會儲存LSB=1，以及具有電荷位準L4~L7中任一個電荷位準的記憶體單元則會儲存LSB=0。於本實施例中，控制單元1210決定一初始控制閘極電壓V_LSB以及一電壓間距(voltage spacing)D，接著控制快閃記憶體1100來針對記憶體單元M_0~M_K中的每一記憶體單元執行7次讀取操作，而基於電壓調整次序(voltage adjusting order)OD1，快閃記憶體1100會依序以V_LSB、V_LSB+D、V_LSB-D、V_LSB+2D、V_LSB-2D、V_LSB+3D、V_LSB-3D來設定控制閘極電壓VG_0，因此，由於所施加之閘極控制電壓V_LSB、V_LSB+D、V_LSB-D、V_LSB+2D、V_LSB-2D、V_LSB+3D、V_LSB-3D的緣故，位元序列BS_0~BS_M中的每一位元序列都會依序得到7個位元。請注意，位元序列BS_0~BS_M中的每一位元序列係作為一軟位元，其代表由一記憶體單元所讀取出來的軟資訊，且透過初始控制閘極電壓V_LSB所獲得的二進位數字可作為一正負號位元(sign bit)(亦即硬位元(hard bit)數值)。利用初始控制閘極電壓V_LSB所進行之讀取運作可視為一般讀取運作。而利用控制閘極電壓V_LSB+D、V_LSB-D、V_LSB+2D、V_LSB-2D、V_LSB+3D、V_LSB-3D所進行之讀取運作可分別視為重讀運作1~6。

於本實施例中，每一位元序列具有八種可能的二進位數字組合BS1~BS8的其中之一。當目前儲存於記憶體單元之浮動閘極的電荷使得記憶體單元的臨界電壓高於V_LSB+3D，則從記憶體單元所讀取出來的位元序列將會具有二進位數字組合BS8=”0000000”；當目前儲存於記憶體單元之浮動閘極的電荷使得記憶體單元的臨界電壓介於V_LSB+2D與V_LSB+3D之間，則從記憶體單元所讀取出來的位元序列將會具有二進位數字組合BS7=”0000010”；當目前儲存於記憶體單元之浮動閘極的電荷使得記憶體單元的臨界電壓介於V_LSB+D與V_LSB+2D之間，則從記憶體單元所讀取出來的位元序列將會具有二進位數字組合BS6=”0001010”；當目前儲存於記憶體單元之浮動閘極的電荷使得記憶體單元的臨界電壓介於V_LSB與V_LSB+D之間，則從記憶體單元所讀取出來的位元序列將會具有二進位數字組合BS5=”0101010”；當目前儲存於記憶體單元之浮動閘極的電荷使得記憶體單元的臨界電壓低於V_LSB-3D，則從記憶體單元所讀取出來的位元序列將會具有二進位數字組合BS1=”1111111”；當目前儲存於記憶體單元之浮動閘極的電荷使得記憶體單元的臨界電壓介於V_LSB-2D與V_LSB-3D之間，則從記憶體單元所讀取出來的位元序列將會具有二進位數字組合BS2=”1111110”；當目前儲存於記憶體單元之浮動閘極的電荷使得記憶體單元的臨界電壓介於V_LSB-D與V_LSB-2D之間，則從記憶體單元所讀取出來的位元序列將會具有二進位數字組合BS3=”1111010”；以及當目前儲存於記憶體單元之浮動閘極的電荷使得記憶體單元的臨界電壓介於V_LSB與V_LSB-D之間，則從記憶體單元所讀取出來的位元序列將會具有二進位數字組合BS4=”1101010”。

當一個位元序列中所有的二進位數字均為”1”時，此代表相對應的記憶體單元具有電荷位準L0、L1、L2或L3，且LSB=1的可靠度(reliability)很高。另一方面，當一個位元序列中所有的二進位數字均為”0”時，此代表相對應的記憶體單元具有電荷位準L5、L6、L7或L8，且LSB=0的可靠度很高。然而，當一個位元序列具有不同的二進位數字”0”與”1”混雜其中時，此代表相對應的記憶體單元具有電荷位準L3或L4，由於相對應記憶體單元的臨界電壓是介於V_LSB-3D與V_LSB+3D之間，LSB=1/LSB=0的可靠度便會由於錯誤率較高而較低，舉例來說，原本儲存LSB=0的記憶體單元會具有對應至電荷位準L4的電荷儲存數量以使得臨界電壓高於V_LSB+3D，然而，當寫入/抹除次數或資料保留時間增加時，所儲存之電荷的數量便會有所改變，因而可能使得臨界電壓低於V_LSB；同樣地，原本儲存LSB=1的記憶體單元會具有對應至電荷位準L3的電荷儲存數量以使得臨界電壓低於V_LSB-3D，相較於硬解碼，存在於軟資訊數值的可靠度將可增加在進行軟解碼時解碼正確的機率。然而軟資訊數值包含於一般讀取運作與後續的重讀運作1~6所取得的多個二進位數字，如前所述七個二進位數字。為了執行軟解碼，錯誤更正解碼器1222必須取得並儲存完整的軟資訊數值，因此，錯誤更正解碼器1222需要大量的儲存空間以儲存完整的軟資訊數值。這將會增加晶片面積與成本。

為減少儲存空間，從讀取運作中取得之二進位數字可以在儲存或解碼前就先編碼為一個較短的碼字。請在參照第1圖，如前所述，錯誤更正電路1220係用來對從快閃記憶體1100中取得之讀取資訊進行錯誤更正運作。而錯誤更正解碼器1222係用來檢查讀取資訊的正確性。除此之外，錯誤更正解碼器1222更包含一編碼器1223、一儲存裝置1227以及一解碼單元1228。編碼器1223係用以依據從快閃記憶體1100讀取之二進位數字來產生一較短的碼字代表該二進位數字。儲存裝置1227係用以儲存由編碼器產生之碼字並提供所儲存之碼字給解碼單元1228。解碼單元1228係用以對該碼字執行錯誤更正運作。細節於後詳述。

在一實施例中，控制邏輯電路1210控制快閃記憶體1100依照初始控制閘極電壓V_LSB對記憶體單元，例如實體記憶體分頁P_0的記憶體細胞單元M_0~M-K，進行一讀取運作以辨識記憶體細胞單元M_0~M-K的最低有效位元。依照初始控制閘極電壓V_LSB所進行的讀取運作可視為一般讀取運作。快閃記憶體1100提供包含了資料部分、備用部分與至少一校驗碼(parity)部分之一記憶分頁之二進位數字(a page of binary digits)至控制邏輯電路1210。控制邏輯電路1210傳送其所接收之二進位數字至錯誤更正電路1220。在一實施例中，錯誤更正電路1220將所接收的二進位數字區分為兩個部分。第一部分包含資料部分與其相對應的校驗碼部分。第二部分包含備用部分以及其相應的校驗碼部分。錯誤更正電路1220對第一部分進行軟式解碼運作(soft decode operation)，而對第二部分進行硬式解碼運作(hard decode operation)。此乃例示性說明，而非本發明之限制。對該分頁之二進位數字之任一部分進行軟式解碼或硬式解碼運作均為本發明之範疇。在此實施例中，編碼器1223依據第一部分之二進位數字產生一碼字。細節於後詳述。

請參照第5圖與第6圖，第5圖係示於第1圖之編碼器1223之方塊圖。第6圖係說明對讀自快閃記憶體單元的二進位數字進行編碼的示意圖。編碼器1223包含一比較單元1224以及一判斷單元1225。第5圖僅顯示與本發明之技術特徵有關的元件，亦即，編碼器1223亦可包含額外的元件來支援其它的功能。比較單元1223係用於比較從控制邏輯電路送來的第一部分之二進位數字以及儲存在儲存裝置1227之正負位元。當讀取一目標實體記憶體分頁(例如實體記憶體分頁P_0)時，控制邏輯電路1210控制快閃記憶體1210依照一初始控制閘極電壓V_LSB對記憶體細胞單元(例如實體記憶體分頁P_0之記憶體細胞M_0~M_K)進行一讀取運作以識別記憶體細胞M_0~M_K之最低有效位元。如第6圖所示，該實體記憶體分頁之第一部分之二進位數字係傳送至編碼器1223。請注意到，該些二進位數字之各個位元係代表該實體記憶體分頁P_0之記憶體細胞單元之最低有效位元之硬位元(hard bit，亦可稱為硬資訊(hard information))。例如，該些二進位數字最左邊的二進位數字係”1”，其代表實體記憶體分頁P_0之記憶體細胞M_0之最低有效位元之硬位元係為”1”。該些二進位數字最左邊的二進位數字旁邊的二進位數字係”1”，其代表實體記憶體分頁P_0之記憶體細胞M_1之最低有效位元之硬位元係為”1”，以此類推。因第一部分之二進位數字係得自對該些記憶體細胞單元依照初始控制閘極電壓進行讀取運作，該些二進位數字可視為該些記憶體單元之正負號位元。據此，編碼器1223產生(並設定)一個高強度位元為”1”一個低強度位元為”1”，以代表正負位元”1”具有最高之可靠度。換言之，記憶體單元M_0被假設為”1”，且具有最高之可靠度。此外，包含硬位元”1”以及軟位元(soft bit，亦可稱為軟資訊(soft information))”11”的碼字”111”係用來代表記憶體單元M_0所儲存之資訊。用來代表其他記憶體單元之碼字亦依照類似的方式進行。接著，第一部分之二進位數字之碼字係傳送至儲存裝置1227。接著，儲存裝置1227將該碼字提供給解碼單元1228以執行錯誤更正運作。在一實施例中，該解碼單元1228依據該碼字執行一錯誤更正硬解碼(error correction hard decode)在另一實施例中，該解碼單元1228依據該正負號位元執行一錯誤更正硬解碼若錯誤更正運作指出該碼字係正確或可更正(換言之錯誤更正硬解碼指示一可更正的結果)，則錯誤更正電路1220將此結果通知控制邏輯電路1210，並將正確的資料提供給控制邏輯電路1210。若錯誤更正運作指出該碼字(或該正負號位元)係不可更正(換言之錯誤更正硬解碼指示一不可更正的結果)，錯誤更正電路1220將此結果通知控制邏輯電路1210，而控制邏輯電路1210控制快閃記憶體1100依照控制閘極電壓V_LSB+D對記憶體細胞單元進行一重讀運作(D係一預定之電壓間隔)。細節於後詳述。

請參照第7圖，第7圖係說明對讀自快閃記憶體單元的二進位數字進行編碼以取得正確資料的示意圖。在讀取一目標實體記憶體分頁(例如，實體記憶體分頁P_0)時，控制邏輯電路1210控制快閃記憶體1100依照第二控制閘極電壓V_LSB+D對記憶體單元(例如，實體記憶體分頁P_0之記憶體單元M_0～M_K)執行一讀取運作以判讀記憶體單元M_0～M_K之最低有效位元。此重讀運作可被視為第一次重讀運作。如第7圖所示，該實體記憶體分頁之第一部分之二進位數字係送至編碼單元1223。請注意到，該些二進位數字之每個位元係代表一實體記憶體分頁P_0之一記憶體細胞單元之最低有效位元之軟位元。例如，該些二進位數字最左邊的二進位數字係”1”，其代表實體記憶體分頁P_0之記憶體細胞M_0之最低有效位元之軟位元係為”1”。該些二進位數字最左邊的二進位數字旁邊的二進位數字係”0”，其代表實體記憶體分頁P_0之記憶體細胞M_1之最低有效位元之軟位元係為”0”，以此類推。請注意到，第7圖所示之二進位數字(重讀資料)可能不完全與正負號位元相同。因為用以進行第一次重讀運作之控制閘極電壓係V_LSB+D，所以在利用閘極控制電壓V_LSB與V_LSB+D讀取臨界電壓落在V_LSB與V_LSB+D之記憶體單元時會得到不同的結果。例如，依照控制閘極電壓V_LSB所取得之記憶體單元M_1之最低有效位元之正負號位元係”0”，而依照控制閘極電壓V_LSB+D所取得之記憶體單元M_1之最低有效位元之軟位元係”1”。因此，編碼器1223需要更新記憶體單元M_1之最低有效位元之之碼字之可靠度。細節於後詳述。

依照控制閘極電壓V_LSB+D所取得重讀資料(二進位數字)係送至比較單元1224。比較單元1224存取儲存在儲存裝置1227之正負號位元，並比較正負號位元與重讀資料以更新碼字。若正負號位元與其相對應之重讀資料(二進位數字)係相同，比較單元1224將該結果指示判斷單元1225。而判斷單元1225判定要維持該正負號位元之可靠度。換言之，用來表達相對應之記憶體單元之碼字不被改變。若正負號位元與其相對應之重讀資料(二進位數字)係不相同，比較單元1224將該結果指示判斷單元1225。而判斷單元1225判定要更新該正負號位元之可靠度至一最低可靠度。換言之，用來表達相對應之記憶體單元之碼字係被改變。例如，依照控制閘極電壓V_LSB所取得之記憶體單元M_1之最低有效位元之正負號位元係”0”，而依照控制閘極電壓V_LSB+D所取得之記憶體單元M_1之最低有效位元之軟位元係”1”。據此，判斷單元1225判定一高強度位元”0”以及一低強度位元”0”以代表正負號位元”1”具有最低之可靠度。換言之，記憶體單元M_1之最低有效位元係被更新為有最低可靠度之”0”。此外，包含硬位元”0”以及軟位元”00”之碼字”000”係用來代表記憶體單元M_1之最低有效位元。用來表達其他記憶體單元之碼字亦依照類似的方式進行。接著，更新後的第一部分之二進位數字之碼字係送至儲存裝置1227用以更新原來的碼字。接著，儲存裝置1227將更新後的碼字提供給解碼單元1228以執行錯誤更正運作。在一實施例中，解碼單元1228依據更新後的碼字進行一錯誤更正軟解碼(error correction soft decode)請注意到，更新後的碼字係藉由比較依據控制閘及電壓V_LSB+D所取得之重讀資料(二進位數字)以及依據控制閘及電壓V_LSB所取得之正負號位元而得。換言之，錯誤更正軟解碼係依據正負號位元與重讀資料(二進位數字)來進行的。若錯誤更正運作指出更新後的碼字係正確或可更正(換言之錯誤更正軟解碼指示一可更正的結果)，則錯誤更正電路1220將此結果通知控制邏輯電路1210，並將正確的資料提供給控制邏輯電路1210。若錯誤更正運作指出更新後的碼字係不可更正(換言之錯誤更正軟解碼指示一不可更正的結果)，錯誤更正電路1220將此結果通知控制邏輯電路1210，而控制邏輯電路1210控制快閃記憶體1100依照控制閘極電壓V_LSB-D對記憶體細胞單元進行一重讀運作(D係一預定之電壓間隔)。依照控制閘極電壓V_LSB-D對記憶體細胞單元所進行之重讀運作可視為第二重讀運作。請注意到，一般讀取運作與第一重讀運作之電壓間隔係與一般讀取運作與第二重讀運作之電壓間隔相同。因此，更新碼字可靠度之規則應該類似，依照第二次重讀運作所取得之重讀資料產生與儲存碼字的細節在此省略。若錯誤更正運作指出第二次重讀運作所得之更新後的碼字係正確或可更正(換言之錯誤更正軟解碼指示一可更正的結果)，則錯誤更正電路1220將此結果通知控制邏輯電路1210，並將正確的資料提供給控制邏輯電路1210。若錯誤更正運作指出第二次重讀運作所得之更新後的碼字係不可更正(換言之錯誤更正軟解碼指示一不可更正的結果)，錯誤更正電路1220將此結果通知控制邏輯電路1210，而控制邏輯電路1210控制快閃記憶體1100依照控制閘極電壓V_LSB+2D對記憶體細胞單元進行一重讀運作(D係一預定之電壓間隔)。依照控制閘極電壓V_LSB+2D對記憶體細胞單元所進行之重讀運作可視為第三重讀運作。除此之外，藉由比較從一般讀取運作與第一重讀運作所取得之二進位數字，可以得到在一般讀取運作與第一重讀運作中第一部分之二進位數字之位元變動(bit flopping)總數，並可將其記為位元變動數BF1。類似地，藉由比較從一般讀取運作與第二重讀運作所取得之二進位數字，可以得到在一般讀取運作與第二重讀運作中第一部分之二進位數字之位元變動總數，並可將其記為位元變動數BF2。位元變動數BF1與BF2可用來追蹤一最佳之臨界電壓。細節詳述於後。

請參照第8圖，第8圖係說明對讀自快閃記憶體單元的二進位數字進行編碼以取得正確資料的示意圖。在讀取一目標實體記憶體分頁(例如，實體記憶體分頁P_0)時，控制邏輯電路1210控制快閃記憶體1100依照第三控制閘極電壓V_LSB+2D對記憶體單元(例如，實體記憶體分頁P_0之記憶體單元M_0～M_K)執行一讀取運作以判讀記憶體單元M_0～M_K之最低有效位元。此重讀運作可被視為第三次重讀運作。如第8圖所示，該實體記憶體分頁之第一部分之二進位數字係送至編碼單元1223。請注意到，該些二進位數字之每個位元係代表一實體記憶體分頁P_0之一記憶體細胞單元之最低有效位元之軟位元。例如，該些二進位數字最左邊的二進位數字係”0”，其代表實體記憶體分頁P_0之記憶體細胞M_0之最低有效位元之軟位元。請注意到，第8圖所示之二進位數字(重讀資料)可能不完全與正負號位元相同。因為用以進行第三次重讀運作之控制閘極電壓係V_LSB+2D，所以在利用閘極控制電壓V_LSB與V_LSB+2D讀取臨界電壓落在V_LSB與V_LSB+2D之記憶體單元時會得到不同的結果。例如，依照控制閘極電壓V_LSB所取得之記憶體單元M_0之最低有效位元之正負號位元係”0”，而依照控制閘極電壓V_LSB+2D所取得之記憶體單元M_0之最低有效位元之軟位元係”1”。因此，編碼器1223需要更新記憶體單元M_0之最低有效位元之之碼字之可靠度。細節於後詳述。

依照控制閘極電壓V_LSB+2D所取得重讀資料(二進位數字)係送至比較單元1224。比較單元1224存取儲存在儲存裝置1227之正負號位元，並比較正負號位元與重讀資料以更新碼字。請注意到，在第一次重讀運作與第二次重讀運作中某些二進位數字可能會與其相對應之正負號位元不同。該些二進位數字之可靠度將不再被更新。比較單元1224可忽略該些二進位數字。判斷單元1225則維持該更新後的碼字的之可靠度。換言之，當高強度位元及低強度位元已經被更新過了，判斷單元1225維持高強度位元與低強度位元之值。若正負號位元與其相對應之重讀資料(二進位數字)不相同，比較單元1224將該結果指示判斷單元1225。而判斷單元1225判定要維持該正負號位元之可靠度。換言之，用以表達相對應之記憶體單元之碼字係不改變。若正負號位元與其相對應之重讀資料(二進位數字)係不相同，比較單元1224將該結果指示判斷單元1225。而判斷單元1225判定要更新該正負號位元之可靠度至一較高之可靠度。換言之，用來表達相對應之記憶體單元之碼字係被改變。例如，依照控制閘極電壓V_LSB所取得之記憶體單元M_0之最低有效位元之正負號位元係”0”，而依照控制閘極電壓V_LSB+2D所取得之記憶體單元M_0之最低有效位元之軟位元係”1”。據此，判斷單元1225判定一高強度位元”0”以及一低強度位元”1”以代表正負號位元”1”具有較高之可靠度。換言之，記憶體單元M_0之最低有效位元係被更新為有較高可靠度之”0”。此外，包含硬位元”0”以及軟位元”01”之碼字”001”係用來代表記憶體單元M_0之最低有效位元。用來表達其他記憶體單元之碼字亦依照類似的方式進行。接著，更新後的第一部分之二進位數字之碼字係送至儲存裝置1227用以更新原來的碼字。接著，儲存裝置1227將更新後的碼字提供給解碼單元1228以執行錯誤更正運作。在一實施例中，解碼單元1228依據更新後的碼字進行一錯誤更正軟解碼。請注意到，更新後的碼字係藉由比較依據控制閘及電壓V_LSB+2D所取得之重讀資料(二進位數字)以及依據控制閘及電壓V_LSB所取得之正負號位元而得。換言之，錯誤更正軟解碼係依據正負號位元與重讀資料(二進位數字)來進行的。若錯誤更正運作指出更新後的碼字係正確或可更正(換言之錯誤更正軟解碼指示一可更正的結果)，則錯誤更正電路1220將此結果通知控制邏輯電路1210，並將正確的資料提供給控制邏輯電路1210。若錯誤更正運作指出更新後的碼字係不可更正(換言之錯誤更正軟解碼指示一不可更正的結果)，錯誤更正電路1220將此結果通知控制邏輯電路1210，而控制邏輯電路1210控制快閃記憶體1100依照控制閘極電壓V_LSB-2D對記憶體細胞單元進行一重讀運作(D係一預定之電壓間隔)。細節詳述於後。

依照控制閘極電壓V_LSB-2D對記憶體細胞單元所進行之重讀運作可視為第四重讀運作。請注意到，一般讀取運作與第三重讀運作之電壓間隔係與一般讀取運作與第四重讀運作之電壓間隔相同。因此，更新碼字可靠度之規則應該類似，依照第四次重讀運作所取得之重讀資料產生與儲存碼字的細節在此省略。若錯誤更正運作指出第四次重讀運作所得之更新後的碼字係正確或可更正(換言之錯誤更正軟解碼指示一可更正的結果)，則錯誤更正電路1220將此結果通知控制邏輯電路1210，並將正確的資料提供給控制邏輯電路1210。若錯誤更正運作指出第四次重讀運作所得之更新後的碼字係不可更正(換言之錯誤更正軟解碼指示一不可更正的結果)，錯誤更正電路1220將此結果通知控制邏輯電路1210，而控制邏輯電路1210控制快閃記憶體1100依照控制閘極電壓V_LSB+3D對記憶體細胞單元進行一重讀運作。依照控制閘極電壓V_LSB+3D對記憶體細胞單元所進行之重讀運作可視為第五重讀運作。除此之外，藉由比較從一般讀取運作與第三重讀運作所取得之二進位數字，可以得到在一般讀取運作與第三重讀運作中第一部分之二進位數字之位元變動(bit flopping)總數，並可將其記為位元變動數BF3。類似地，藉由比較從一般讀取運作與第四重讀運作所取得之二進位數字，可以得到在一般讀取運作與第四重讀運作中第一部分之二進位數字之位元變動總數，並可將其記為位元變動數BF4。位元變動數BF3與BF4可用來追蹤一最佳之臨界電壓。細節詳述於後。

請參照第9圖，第9圖係說明對讀自快閃記憶體單元的二進位數字進行編碼以取得正確資料的示意圖。在讀取一目標實體記憶體分頁(例如，實體記憶體分頁P_0)時，控制邏輯電路1210控制快閃記憶體1100依照第五控制閘極電壓V_LSB+5D對記憶體單元(例如，實體記憶體分頁P_0之記憶體單元M_0～M_K)執行一讀取運作以判讀記憶體單元M_0～M_K之最低有效位元。此重讀運作可被視為第五次重讀運作。如第9圖所示，該實體記憶體分頁之第一部分之二進位數字係送至編碼單元1223。請注意到，該些二進位數字之每個位元係代表一實體記憶體分頁P_0之一記憶體細胞單元之最低有效位元之軟位元。例如，該些二進位數字最右邊的二進位數字係”0”，其代表實體記憶體分頁P_0之記憶體細胞M_0之最低有效位元之軟位元。請注意到，第9圖所示之二進位數字(重讀資料)可能不完全與正負號位元相同。因為用以進行第五次重讀運作之控制閘極電壓係V_LSB+3D，所以在利用閘極控制電壓V_LSB與V_LSB+3D讀取臨界電壓落在V_LSB與V_LSB+3D之記憶體單元時會得到不同的結果。例如，依照控制閘極電壓V_LSB所取得之記憶體單元M_K之最低有效位元之正負號位元係”1”，而依照控制閘極電壓V_LSB+3D所取得之記憶體單元M_0之最低有效位元之軟位元係”1”。因此，編碼器1223需要更新記憶體單元M_K之最低有效位元之之碼字之可靠度。細節於後詳述。

依照控制閘極電壓V_LSB+3D所取得重讀資料(二進位數字)係送至比較單元1224。比較單元1224存取儲存在儲存裝置1227之正負號位元，並比較正負號位元與重讀資料以更新碼字。請注意到，在第一、第二、第三、第四次重讀運作中某些二進位數字可能會與其相對應之正負號位元不同。該些二進位數字之可靠度將不再被更新。比較單元1224可忽略該些二進位數字。判斷單元1225則維持該更新後的碼字的之可靠度。換言之，當高強度位元及低強度位元已經被更新過了，判斷單元1225維持高強度位元與低強度位元之值。若正負號位元與其相對應之重讀資料(二進位數字)係相同，比較單元1224將該結果指示判斷單元1225。換言之，用以表達相對應之記憶體單元之碼字係不改變。若正負號位元與其相對應之重讀資料(二進位數字)係不相同，比較單元1224將該結果指示判斷單元1225。而判斷單元1225判定要更新該正負號位元之可靠度至一較高之可靠度。換言之，用來表達相對應之記憶體單元之碼字係被改變。例如，依照控制閘極電壓V_LSB所取得之記憶體單元M_K之最低有效位元之正負號位元係”0”，而依照控制閘極電壓V_LSB+3D所取得之記憶體單元M_K之最低有效位元之軟位元係”1”。據此，判斷單元1225判定一高強度位元”1”以及一低強度位元”0”以代表正負號位元”1”具有較高之可靠度。換言之，記憶體單元M_K之最低有效位元係被更新為有較高可靠度之”0”。此外，包含硬位元”0”以及軟位元”10”之碼字”010”係用來代表記憶體單元M_K之最低有效位元。用來表達其他記憶體單元之碼字亦依照類似的方式進行。接著，更新後的第一部分之二進位數字之碼字係送至儲存裝置1227用以更新原來的碼字。接著，儲存裝置1227將更新後的碼字提供給解碼單元1228以執行錯誤更正運作。在一實施例中，解碼單元1228依據更新後的碼字進行一錯誤更正軟解碼。請注意到，更新後的碼字係藉由比較依據控制閘及電壓V_LSB+3D所取得之重讀資料(二進位數字)以及依據控制閘及電壓V_LSB所取得之正負號位元而得。換言之，錯誤更正軟解碼係依據正負號位元與重讀資料(二進位數字)來進行的。若錯誤更正運作指出更新後的碼字係正確或可更正(換言之錯誤更正軟解碼指示一可更正的結果)，則錯誤更正電路1220將此結果通知控制邏輯電路1210，並將正確的資料提供給控制邏輯電路1210。若錯誤更正運作指出更新後的碼字係不可更正(換言之錯誤更正軟解碼指示一不可更正的結果)，錯誤更正電路1220將此結果通知控制邏輯電路1210，而控制邏輯電路1210控制快閃記憶體1100依照控制閘極電壓V_LSB-3D對記憶體細胞單元進行一重讀運作。細節詳述於後。

依照控制閘極電壓V_LSB-3D對記憶體細胞單元所進行之重讀運作可視為第六重讀運作。請注意到，一般讀取運作與第五重讀運作之電壓間隔係與一般讀取運作與第六重讀運作之電壓間隔相同。因此，更新碼字可靠度之規則應該類似，依照第六重讀運作所取得之重讀資料產生與儲存碼字的細節在此省略。若錯誤更正運作指出第六次重讀運作所得之更新後的碼字係正確或可更正(換言之錯誤更正軟解碼指示一可更正的結果)，則錯誤更正電路1220將此結果通知控制邏輯電路1210，並將正確的資料提供給控制邏輯電路1210。若錯誤更正運作指出第六次重讀運作所得之更新後的碼字係不可更正(換言之錯誤更正軟解碼指示一不可更正的結果)，錯誤更正電路1220將此結果通知控制邏輯電路1210，而控制邏輯電路1210控制快閃記憶體1100依照控制閘極電壓V_LSB+4D對記憶體細胞單元進行一重讀運作。依照控制閘極電壓V_LSB+4D對記憶體細胞單元所進行之重讀運作可視為第七重讀運作。或者，若錯誤更正運作指出第六次重讀運作所得之更新後的碼字係不可更正(換言之儲存在記憶體單元之資料無法被正確地取得)，錯誤更正電路1220將此結果通知控制邏輯電路1210，而控制邏輯電路1210判定對目標實體記憶體分頁P_0讀取失敗，並將讀取失敗回報給一主機(host)。讀取運作之次數可任意決定，其非為本發明之限制。除此之外，藉由比較從一般讀取運作與第五重讀運作所取得之二進位數字，可以得到在一般讀取運作與第五重讀運作中第一部分之二進位數字之位元變動(bit flopping)總數，並可將其記為位元變動數BF5。類似地，藉由比較從一般讀取運作與第六重讀運作所取得之二進位數字，可以得到在一般讀取運作與第六重讀運作中第一部分之二進位數字之位元變動總數，並可將其記為位元變動數BF6。位元變動數BF5與BF6可用來追蹤一最佳之臨界電壓。

請參照第10圖，第10圖係說明碼字與記憶體單元之對應關係之示意圖。例如，當收到依照初始控制閘極電壓VLSB所取得之一記憶體單元之硬位元時，編碼器1223將該硬位元視為該記憶體單元之最低有效位元之正負號位元並預設該正負號位元具有最高之可靠度，例如，碼字”011”代表非常強的”0”，而碼字”111”代表非常強的”1”。然而，在第一次重讀運作中，臨界電壓位於V_LSB與V_LSB+D之間的記憶體單元將會被對應至非常弱的”0”，並編碼為”000”。在第二次重讀運作中，臨界電壓位於V_LSB與V_LSB-D之間的記憶體單元將會被對應至非常弱的”1”，並編碼為”100”。在第三次重讀運作中，臨界電壓位於V_LSB+D與V_LSB+2D之間的記憶體單元將會被對應至弱的”0”，並編碼為”001”。在第四次重讀運作中，臨界電壓位於V_LSB-D與V_LSB-2D之間的記憶體單元將會被對應至弱的”1”，並編碼為”101”。在第五次重讀運作中，臨界電壓位於V_LSB+2D與V_LSB+3D之間的記憶體單元將會被對應至強的”0”，並編碼為”010”。在第六次重讀運作中，臨界電壓位於V_LSB-2D與V_LSB-3D之間的記憶體單元將會被對應至弱的”1”，並編碼為”110”。請注意到，碼字與臨界電壓的對應關係可以任意地決定，只要正負號位元的(硬位元)的可靠度可以藉由不同的碼字來辨識。此外，碼字的碼字長度係三個位元，其係比一個記憶體單元在一般讀取運作與第一到第六此讀取運作中所取得之二進位數字(字串)來得短。舉例來說，一個記憶體單元之臨界電壓係位於V_LSB+2D與V_LSB+3D之間。在一般讀取運作與第一到第六此讀取運作中所取得該記憶體單元之最低有效位元之二進位數字係”0000000”(二進位數字組合BS8)。該二進位數字包含七個位元，其係較碼字的碼字長度長。若錯誤更正解碼器1222需要儲存全部七個位元才能執行錯誤更正運作，而非只需要儲存三個位元，錯誤更正解碼器需要較多之記憶體空間。因此，將在不同讀取運作中所取得之二進位碼字編碼為較短的碼字可以減少記憶體空間，而成本亦可降低。

在另一實施例中，若錯誤更正運作指示在第六次重讀運作中得到之更新碼字係不可更正(換言之，儲存在記憶體單元之資料無法被正確的取得)解碼單元1228啟動概似比(LLR,log-likelihood ratio)訓練程序以調整用以執行錯誤更正軟解碼之概似比對應規則(LLR mapping rule)。請對照第11圖，第11圖係用以說明解碼單元1228之方塊圖。解碼單元1228包含一概似比訓練單元12280、一概似比對應單元12282以及一解碼電路12284。請注意到，僅有與本發明相關之技術特徵才顯示於第11圖中。即，解碼單元1228可以包含其他元件用以進行其他功能。因為第六次重讀運作無法取得正確資料，故用來將更新後碼字對應成概似比值之概似比對應規則應該要做調整。細節於後詳述。

在第六次重讀運作中取得目標實體記憶分頁(例如實體記憶體分頁P_0)之更新後碼字。概似比對應單元12282依據預定之概似比對應規則將目標實體記憶體分頁之更新後碼字對應成一組第一概似比對應值。舉例來說，用來表達各個記憶體單元之各個碼字係對應至一特定之概似比對應值。第一組概似比對應值係提供給解碼電路12284。解碼電路12284依據該第一組概似比對應值進行一錯誤更正運作。若依據該該第一組概似比對應值進行之錯誤更正運作指示一不可更正之結果，概似比訓練單元12280蒐集該快閃記憶體1100的一個可以更正的錯誤更正單元的碼字以及可以更正的錯誤更正單元的碼字的正確資料的統計特徵。舉例來說，該目標實體記憶體分頁包含8個區段，而個區段係一個錯誤更正單元。在這8個區段中，第一區段S0係不可更正，而其他區段係可更正。概似比訓練單元12280自目標記憶體分頁之碼字中取得第二區段S1之碼字。第二區段S1係鄰近於第一區段S1並包含x個記憶體單元。在這x個記憶體單元中，有n0個記憶體單元編碼為碼字”000”、有n1個記憶體單元編碼為碼字”001”......以及有n7個記憶體單元編碼為碼字”111”。在對第二區段S1進行錯誤更正運作後，可以正確地取得第二區段S1之正確資料。對於那些被編碼為”000”的記憶體單元，有A0個記憶體單元被正確地解碼為1，而有A0個記憶體單元被正確地解碼為0。因此，碼字”000”之概似比對應值應該被建構為log(A0/B0)。碼字”001”、碼字”010”......以及碼字”111”之概似比對應值亦可類似地被取得。碼字以及從第二區段S1之碼字與第二區段S1之正確資料所蒐集到之統計特徵所得之概似比對應值之間的對應關係可以視為一個調整後的概似比對應規則。調整後的概似比對應規則可建成一個概似比對應表。因為第二區段S1係可更正，故從第二區段S1所取得之調整後的概似比對應規則可能示一個比預定之概似比對應規則還要適當之概似比對應規則。

調整後的概似比對應規則可提供給概似比對應單元12282。如此一來，概似比對應單元12282依據調整後的概似比對應規則將自第六次重讀運作取得之目標實體記憶體分頁之碼字對應成第二組概似比對應值。第二組概似比對應值係提供給解碼電路12284。解碼電路12284依據第二組概似比對應值進行錯誤更正運作(例如錯誤更正軟解碼運作)。若錯誤更正運作指示一可更正之結果，調整後的概似比對應值可被用來對下一個實體記憶體分頁進行解碼。舉例來說，控制邏輯電路1210控制快閃記憶體1100對快閃記憶體1100的另一實體記憶體分頁(例如實體記憶體分頁P_1)進行讀取運作，並取得另一實體記憶體分頁之碼字。概似比對應單元12282依據該調整後的概似比對應規則取得該碼字之一組概似比對應值。解碼電路12284對該組概似比對應值進行錯誤更正運作。

請注意到，調整後的概似比對應規則可用不同之方式取得。例如，調整後的概似比對應規則可以透過其他區段(例如區段S2、S3......以及S7)的碼字以及該其他區段之正確資料的統計特徵而得。此外，調整後的概似比對應規則可以透過其他可更正實體記憶體分頁(例如實體記憶體分頁P_N)的碼字以及該可更正實體記憶體分頁之正確資料的統計特徵而得。該可更正實體記憶體分頁可以在物理上鄰近於該目標實體記憶分頁。而找出調整後的概似比對應規則的細節細雨前述之實施例類似。因此，為求簡潔將該些說明省略。

請參照第12圖，其係說明讀取儲存在快閃記憶體之資料之程序之流程圖。在步驟200中，控制邏輯電路1210控制快閃記憶體1100依據初始臨界電壓V_LSB對一目標實體記憶體分頁之記憶體單元進行一般讀取運作，以取得一個分頁之第一二進位數字用以分別代表各個記憶體單元之最低有效位元。在步驟202中，錯誤更正解碼器1222依據該分頁之第一二進位數字進行錯誤更正硬解碼。若錯誤更正硬解碼指示一個可以更正之結果，進入步驟214，讀取下一個實體記憶體分頁。在步驟204中，若錯誤更正硬解碼指示一個不可以更正之結果，控制邏輯電路1210控制快閃記憶體1100依據初始臨界電壓V_LSB+D以及V_LSB-D對目標實體記憶體分頁之記憶體單元進行第一與第二重讀運作，以取得兩個分頁之第二二進位數字用以分別代表各個記憶體單元之最低有效位元。錯誤更正解碼器1222依據從第一二進位數字與第二二進位數字編碼而得之碼字進行錯誤更正軟解碼。若錯誤更正軟解碼指示一個可更正之結果，則進入步驟212，進行臨界電壓追蹤程序。細節於後詳述。步驟206，若錯誤更正軟解碼指示一個不可更正之結果，控制邏輯電路1210控制快閃記憶體1100依據初始臨界電壓V_LSB+2D以及V_LSB-2D對目標實體記憶體分頁之記憶體單元進行第三與第四重讀運作，以取得兩個分頁之第三二進位數字用以分別代表各個記憶體單元之最低有效位元。錯誤更正解碼器1222依據從第一二進位數字、第二二進位數字與第三二進位數字編碼而得之碼字進行錯誤更正軟解碼。若錯誤更正軟解碼指示一個可更正之結果，則進入步驟212，進行臨界電壓追蹤程序。在步驟208，若錯誤更正軟解碼指示一個不可更正之結果，控制邏輯電路1210控制快閃記憶體1100依據初始臨界電壓V_LSB+3D以及V_LSB-3D對目標實體記憶體分頁之記憶體單元進行第五與第六重讀運作，以取得兩個分頁之第四二進位數字用以分別代表各個記憶體單元之最低有效位元。錯誤更正解碼器1222依據從第一二進位數字、第二二進位數字、第三二進位數字與第四二進位數字編碼而得之碼字進行錯誤更正軟解碼。若錯誤更正軟解碼指示一個可更正之結果，則進入步驟212，進行臨界電壓追蹤程序。在步驟210若錯誤更正軟解碼指示一個不可更正之結果，進入概似比訓練階段(LLR training stage)，概似比訓練階段之細節係已詳述於第11圖以及相關說明。因此細節於此省略以求簡潔。

請參照第13圖，其係說明目標實體記憶體分頁之臨界電壓分布之示意圖。標實體記憶體分頁之臨界電壓分布係得自不同之重讀運作。例如，臨界電壓位於V_LSB與V_LSB+D之間的記憶體單元的數量係X1。而數量X1係等於位元變動數BF1。如前所述，位元變動數BF1係自比較一般讀取運作與第一重讀運作所得之二進位數字而得。類似地，臨界電壓位於V_LSB與V_LSB-D之間的記憶體單元的數量係X2。而數量X2係等於位元變動數BF2。臨界電壓位於V_LSB+D與V_LSB+2D之間的記憶體單元的數量係X3。而數量X3係等於位元變動數BF3減去位元變動數BF1。類似地，臨界電壓位於V_LSB-D與V_LSB-2D之間的記憶體單元的數量係X4。而數量X4係等於位元變動數BF4減去位元變動數BF2。此外，臨界電壓位於V_LSB+2D與V_LSB+3D之間的記憶體單元的數量係X5。而數量X5係等於位元變動數BF5減去位元變動數BF3與位元變動數BF1。類似地，臨界電壓位於V_LSB-2D與V_LSB-3D之間的記憶體單元的數量係X6。而數量X6係等於位元變動數BF6減去位元變動數BF2與位元變動數BF4。臨界電壓追蹤單元1230找出數量X1~X6，並依據數量X1~X6判斷一臨界電壓移動方向SD。因為數量X1係大於數量X2，一個較佳之臨界電壓可能移往一個較低之電壓而非V_LSB。此外，該較佳之臨界電壓可能落於V_LSB-D，因為數量X2與X4係相對的小。請注意到，在較佳之臨界電壓(例如V_LSB-D)找到之後，控制邏輯電路1210可使用該較佳電壓做為讀取快閃記憶體電路1100之下一個實體記憶體分頁之初始臨界電壓(控制閘極電壓)。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1000．．．記憶體系統

1100．．．快閃記憶體

1110．．．記憶體單元

1200．．．記憶體控制器

1210．．．控制邏輯電路

1220．．．錯誤更正電路

1222．．．錯誤更正解碼器

1223．．．編碼器

1224．．．比較單元

1225．．．判斷單元

1227．．．儲存裝置

1228．．．解碼單元

1229．．．錯誤更正編碼器

12280．．．概似比訓練單元

12282．．．概似比對應單元

12284．．．解碼電路

200~214．．．步驟

第1圖係為本發明記憶體系統之第一實施例的示意圖。

第2圖為要被讀取之實體記憶體分頁P_0的第一種臨界電壓分佈的示意圖。

第3圖為要被讀取之實體記憶體分頁P_0的第二種臨界電壓分佈的示意圖。

第4圖為從快閃記憶體1100之一記憶體單元中讀取一軟位元的最低有效位元讀取操作的示意圖。

第5圖係示於第1圖之編碼器1223之方塊圖。

第6圖係說明對讀自快閃記憶體單元的二進位數字進行編碼的示意圖。

第7圖係說明對讀自快閃記憶體單元的二進位數字進行編碼以取得正確資料的示意圖。

第8圖係說明對讀自快閃記憶體單元的二進位數字進行編碼以取得正確資料的示意圖。

第9圖係說明對讀自快閃記憶體單元的二進位數字進行編碼以取得正確資料的示意圖。

第10圖係說明碼字與記憶體單元之對應關係之示意圖。

第11圖係用以說明解碼單元1228之方塊圖。

第12圖係說明讀取儲存在快閃記憶體之資料之程序之流程圖。

第13圖係說明目標實體記憶體分頁之臨界電壓分布之示意圖。

200~214．．．步驟

Claims (17)

1. 一種用以讀取儲存在一快閃記憶體之資料的方法，其中該快閃記憶體包含複數個記憶體單元並藉由將該複數個記憶體單元中之一記憶體單元程式化至2^N個電壓狀態中的一個電壓狀態以儲存N位元資料，該方法包含：控制該快閃記憶體依據一第一臨界電壓對該記憶體單元進行一第一讀取運作以取得一第一二進位數字以表達該N位元資料之一位元；依據該第一二進位數字進行一錯誤更正硬解碼；若該錯誤更正硬解碼指示一不可更正之結果，控制該快閃記憶體依據一第二臨界電壓對該記憶體單元進行一第二讀取運作以取得一第二二進位數字以表達該N位元資料之該位元；依據該第一二進位數字及該第二二進位數字進行一錯誤更正軟解碼；以及若該錯誤更正軟解碼指示一可更正之結果，藉由比較該第一二進位數字及該第二二進位數字所得之位元變動總數判定一臨界電壓移動方向。
2. 如申請專利範圍第1項所述之用以讀取儲存在一快閃記憶體之資料的方法，更包含：若該錯誤更正軟解碼指示該不可更正之結果，控制該快閃記憶體依據一第三臨界電壓對該記憶體單元進行一第三讀取運作以取得一第三二進位數字以表達該N位元資料之該位元，其中該第一臨界電壓與該第二臨界電壓之一第一電壓差係大於該第一臨界電壓與該第三臨界電壓之一第 二電壓差；以及依據該第一二進位數字、該第二二進位數字及該第三二進位數字進行該一錯誤更正軟解碼。
3. 如申請專利範圍第1項所述之用以讀取儲存在一快閃記憶體之資料的方法，更包含：依據該臨界電壓移動方向與該第一臨界電壓判定一個初始臨界電壓。
4. 如申請專利範圍第3項所述之用以讀取儲存在一快閃記憶體之資料的方法，更包含：控制該快閃記憶體依據該初始臨界電壓對另一記憶體單元進行一第三讀取運作，其中該記憶體單元與該另一記憶體單元係屬於該快閃記憶體之不同實體記憶體分頁。
5. 如申請專利範圍第1項所述之用以讀取儲存在一快閃記憶體之資料的方法，更包含：若該錯誤更正軟解碼指示該不可更正之結果，調整一概似比對應規則以進行該錯誤更正軟解碼；依據一調整後之概似比對應規則產生至少一概似比值以表達該第一二進位數字與該第二二進位數字；以及依據該概似比值進行該錯誤更正軟解碼。
6. 如申請專利範圍第5項所述之用以讀取儲存在一快閃記憶體之資料的方法，其中該記憶體單元係屬於該快閃記憶體之一第一實體記憶體分頁，而該快閃記憶體包含一第二實體記憶體分頁，該方法更包含：若依據該概似比值進行之該錯誤更正軟解碼指示一可更正之結果，利用該調整後之概似比對應規則來讀取儲存 在該第二實體記憶體分頁之資料。
7. 一種用以讀取儲存在一快閃記憶體之資料的記憶體控制器，其中該快閃記憶體包含複數個記憶體單元並藉由將該複數個記憶體單元中之一記憶體單元程式化至2N個電壓狀態中的一個電壓狀態以儲存N位元資料，該記憶體控制器包含：一控制邏輯電路，用以控制該快閃記憶體依據一第一臨界電壓對該記憶體單元進行一第一讀取運作以取得一第一二進位數字以表達該N位元資料之一位元；一解碼器，耦接至該控制邏輯電路，用以依據該第一二進位數字進行一錯誤更正硬解碼，其中若該錯誤更正硬解碼指示一不可更正之結果，該控制邏輯電路係更用於控制該快閃記憶體依據一第二臨界電壓對該記憶體單元進行一第二讀取運作以取得一第二二進位數字以表達該N位元資料之該位元，而該解碼器係更用於依據該第一二進位數字及該第二二進位數字進行一錯誤更正軟解碼；以及一臨界電壓追蹤單元，若該錯誤更正軟解碼指示一可更正之結果，用以藉由比較該第一二進位數字及該第二二進位數字所得之位元變動總數判定一臨界電壓移動方向。
8. 如申請專利範圍第7項所述之用以讀取儲存在一快閃記憶體之資料的記憶體控制器，其中：若該錯誤更正軟解碼指示該不可更正之結果，該控制邏輯電路係更用於控制該快閃記憶體依據一第三臨界電壓對該記憶體單元進行一第三讀取運作以取得一第三二進位 數字以表達該N位元資料之該位元，其中該第一臨界電壓與該第二臨界電壓之一第一電壓差係大於該第一臨界電壓與該第三臨界電壓之一第二電壓差；以及該解碼器係更用於依據該第一二進位數字、該第二二進位數字及該第三二進位數字進行該一錯誤更正軟解碼。
9. 如申請專利範圍第7項所述之用以讀取儲存在一快閃記憶體之資料的記憶體控制器，其中該臨界電壓追蹤單元係更用於依據該臨界電壓移動方向與該第一臨界電壓判定一個初始臨界電壓。
10. 如申請專利範圍第9項所述之用以讀取儲存在一快閃記憶體之資料的記憶體控制器，其中該控制邏輯電路係更用於控制該快閃記憶體依據該初始臨界電壓對另一記憶體單元進行一第三讀取運作，其中該記憶體單元與該另一記憶體單元係屬於該快閃記憶體之不同實體記憶體分頁。
11. 如申請專利範圍第7項所述之用以讀取儲存在一快閃記憶體之資料的記憶體控制器，其中該解碼器更包含：一概似比訓練單元，若該錯誤更正軟解碼指示該不可更正之結果時，用以調整一概似比對應規則以進行該錯誤更正軟解碼，以及用以依據一調整後之概似比對應規則產生至少一概似比值以表達該第一二進位數字與該第二二進位數字；以及該解碼器係更用於依據該概似比值進行該錯誤更正軟解碼。
12. 如申請專利範圍第11項所述之用以讀取儲存在一 快閃記憶體之資料的記憶體控制器，其中該記憶體單元係屬於該快閃記憶體之一第一實體記憶體分頁，而該快閃記憶體包含一第二實體記憶體分頁，若依據該概似比值進行之該錯誤更正軟解碼指示一可更正之結果，該邏輯控制電路係更用於利用該調整後之概似比對應規則來讀取儲存在該第二實體記憶體分頁之資料。
13. 一種用以讀取儲存在一快閃記憶體之資料的記憶體系統，其中該快閃記憶體包含複數個記憶體單元並藉由將該複數個記憶體單元中之一記憶體單元程式化至2^N個電壓狀態中的一個電壓狀態以儲存N位元資料，該記憶體系統包含：一控制邏輯電路，用以控制該快閃記憶體依據一第一臨界電壓對該記憶體單元進行一第一讀取運作以取得一第一二進位數字以表達該N位元資料之一位元；一解碼器，耦接至該控制邏輯電路，用以依據該第一二進位數字進行一錯誤更正硬解碼，其中若該錯誤更正硬解碼指示一不可更正之結果，該控制邏輯電路係更用於控制該快閃記憶體依據一第二臨界電壓對該記憶體單元進行一第二讀取運作以取得一第二二進位數字以表達該N位元資料之該位元，而該解碼器係更用於依據該第一二進位數字及該第二二進位數字進行一錯誤更正軟解碼；以及一臨界電壓追蹤單元，若該錯誤更正軟解碼指示一可更正之結果，用以藉由比較該該第一二進位數字及該第二二進位數字所得之位元變動總數判定一臨界電壓移動方 向。
14. 如申請專利範圍第13項所述之用以讀取儲存在一快閃記憶體之資料的記憶體系統，其中：若該錯誤更正軟解碼指示該不可更正之結果，該控制邏輯電路係更用於控制該快閃記憶體依據一第三臨界電壓對該記憶體單元進行一第三讀取運作以取得一第三二進位數字以表達該N位元資料之該位元，其中該第一臨界電壓與該第二臨界電壓之一第一電壓差係大於該第一臨界電壓與該第三臨界電壓之一第二電壓差；以及該解碼器係更用於依據該第一二進位數字、該第二二進位數字及該第三二進位數字進行該一錯誤更正軟解碼。
15. 如申請專利範圍第13項所述之用以讀取儲存在一快閃記憶體之資料的記憶體系統，其中該臨界電壓追蹤單元係更用於依據該臨界電壓移動方向與該第一臨界電壓判定一個初始臨界電壓。
16. 如申請專利範圍第15項所述之用以讀取儲存在一快閃記憶體之資料的記憶體系統，其中該控制邏輯電路係更用於控制該快閃記憶體依據該初始臨界電壓對另一記憶體單元進行一第三讀取運作，其中該記憶體單元與該另一記憶體單元係屬於該快閃記憶體之不同實體記憶體分頁。
17. 如申請專利範圍第13項所述之用以讀取儲存在一快閃記憶體之資料的記憶體系統，其中該解碼器更包含：一概似比訓練單元，若該錯誤更正軟解碼指示該不可更正之結果時，用以調整一概似比對應規則以進行該錯誤更正軟解碼，以及用以依據一調整後之概似比對應規則產 生至少一概似比值以表達該第一二進位數字與該第二二進位數字；以及該解碼器係更用於依據該概似比值進行該錯誤更正軟解碼。