TWI575384B - 通道控制裝置 - Google Patents

Description

通道控制裝置

本發明係關於一種多通道控制裝置，尤指一種可調整多個通道的輸出資料的順序的一儲存裝置控制電路。

隨著技術的演進，一個儲存裝置所能儲存的資料量也越來越大。因此，當儲存在儲存裝置內的資料需要被讀取出來時，其複雜度也隨之提高。以目前的快閃記憶體為例，為了增加一快閃記憶體的資料讀取速度，該快閃記憶體會透過多個資料通道來將資料從該快閃記憶體內讀出。從該快閃記憶體內讀出的資料會先被解碼，然後才會將解碼後的資料傳送給一主機。一般而言，該快閃記憶體的解碼器一次只能接收一個通道的通道資料。因此，一仲裁電路就是用來決定出該多個資料通道的一輸出順序，以控制該多個資料通道依據該輸出順序來輸出通道資料給該解碼器。然而，該輸出順序並不是一成不變的，其有可能是隨時都需要被調整的。再者，當該輸出順序出現錯誤時，該仲裁電路必需有能力快速地更正該輸出順序。因此，提供一個具有隨時調整通道輸出資料的順序的儲存裝置控制電路是此領域所亟需解決的問題。

因此，本發明之一目的在於提供一種可調整多個通道的輸出資料的順序的儲存裝置控制電路。

依據本發明之一實施例，其係提供一種通道控制裝置。該通道控制裝置包含有一多工電路、一排序電路以及一仲裁電路。該多工電路係耦接於複數個通道，用來依據一選擇訊號來從該複數個通道中選擇一選取通道來輸出一通道資料，該複數個通道係分別對應到複數個預定數位數字。該排序電路係用來依照該複數個通道的資料輸出順序來排列該複數個預定數位數字以組成一複數個排列後數位數字。該仲裁電路係用來依據該複數個排列後數位數字來決定出該選擇訊號。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。

請參考第1圖。第1圖所示係依據本發明一種通道控制裝置100之一實施例示意圖。通道控制裝置100包含有一多工電路102、一排序電路104以及一仲裁電路106。本實施例的通道控制裝置100可視為一儲存電路的複數個通道控制裝置。為了更清楚描述本實施例通道控制裝置100的操作特徵，第1圖另繪示出一儲存電路108以及複數個通道110，其中複數個通道110係耦接於儲存電路108，複數個通道110係用來將資料輸出或輸入儲存電路108。多工電路102係耦接於複數個通道110，用來依據一選擇訊號Ss來從複數個通道110中選擇一選取通道來輸出一通道資料Dout，複數個通道110係分別對應到複數個預定數位數字。排序電路104用來依照複數個通道110的資料輸出順序來排列該複數個預定數位數字以組成一複數個排列後數位數字。仲裁電路106係用來依據該複數個排列後數位數字來決定出選擇訊號Ss。通道資料Dout會被傳送至一解碼器112，解碼器112所輸出的一解碼資料會被傳送至一主機(未顯示)。

為了方便敘述，本文以複數個通道110包含有四個通道110a、110b、110c、110d為例子來說明本實施例的技術特徵，然其並不是本發明的限制所在。此外，複數個通道110a、110b、110c、110d係分別利用複數個預定數位數字[0001]、[0010]、[0100]、[1000]來表示，其中每一個預定數位數字會具有四個位元，該四個位元中只有一個位元是1，而其餘的位元為0。進一步而言，對應到第一個通道110a的第一個預定數位數字[0001]的四個位元中，其最低有效位元(即第一有效位元)的值為1，其餘較高的有效位元的值為0；對應到第二個通道110b的第二個預定數位數字[0010]的四個位元中，其最低有效位元的值為0，第二有效位元的值為1，其餘較高的有效位元的值為0；對應到第三個通道110c的第三個預定數位數字[0100]的四個位元中，其最低有效位元以及第二有效位元的值為0，第三有效位元的值為1，其餘較高的有效位元的值為0；以及對應到第四個通道110d的第四個預定數位數字[1000]的四個位元中，其最低有效位元、第二、第三有效位元的值為0，而其最高有效位元(即第四有效位元)的值為1。同理，若儲存電路108具有五個通道，則每一個通道是利用五個位元來表示，其中該五個位元中只有一個位元是1，而其餘的位元為0。因此，本發明的通道個數係相同於代表每一個通道的預定數位數字的位元個數。

另一方面，排序電路104也會包含有複數個儲存電路104a、104b、104c、104d，複數個儲存電路104a、104b、104c、104d是用來依據複數個通道110a、110b、110c、110d的資料輸出順序來寫入複數個預定數位數字[0001]、[0010]、[0100]、[1000]以組成該複數個排列後數位數字。換句話說，在本實施例中，複數個儲存電路104a、104b、104c、104d的個數是相同於複數個通道110a、110b、110c、110d的個數。

請參考第2圖，第2圖所示係依據本發明排序電路104之一實施例示意圖。排序電路104包含有四個儲存電路104a、104b、104c、104d，每一個儲存電路會包含有複數個儲存單元，其係用來儲存一個預定數位數字的複數個位元值。進一步而言，在本實施中，每一個儲存電路會包含有四個儲存單元，每一個儲存單元是用來儲存一個預定數位數字的一個位元值。因此，每一個儲存電路的儲存單元的個數是相同於該預定數位數字的位元個數。在本實例中，第一儲存電路104a會包含有四個儲存單元104a_1、104a_2、104a_3、104a_4，第二儲存電路104b會包含有四個儲存單元104b_1、104b_2、104b_3、104b_4，第三儲存電路104c會包含有四個儲存單元104c_1、104c_2、104c_3、104c_4，以及第四儲存電路104d會包含有四個儲存單元104d_1、104d_2、104d_3、104d_4。舉例來說，當第一儲存電路104a的四個儲存單元104a_1、104a_2、104a_3、104a_4用來儲存第一預定數位數字[0001]時，第一儲存單元104a_1係用來儲存預定數位數字[0001]中最低的有效位元[1]，第二儲存單元104a_2係用來儲存預定數位數字[0001]中第二有效位元[0]，第三儲存單元104a_3係用來儲存預定數位數字[0001]中第三有效位元[0]，第四儲存單元104a_2會用來儲存預定數位數字[0001]中最高有效位元[0]。因此，儲存電路104a、104b、104c、104d中的每一個儲存電路都可以用來儲存預定數位數字[0001]、[0010]、[0100]、[1000]中的任何一個數位數字。

此外，本實施的儲存電路104a、104b、104c、104d係以矩陣的方式排列，如第2圖所示，其中第一儲存電路104a係對應到一最高的資料輸出順序，第二儲存電路104b係對應到一次高的資料輸出順序，第三儲存電路104c係對應到一第三高的資料輸出順序，以及第四儲存電路104d係對應到一最低的資料輸出順序。換句話說，第一儲存電路104a係用來寫入對應到一最高資料輸出順序的通道的預定數位數字，第二儲存電路104b係用來寫入對應到一次高資料輸出順序的通道的預定數位數字，第三儲存電路104c係用來寫入對應到一第三高資料輸出順序的通道的預定數位數字，以及第四儲存電路104d係用來寫入對應到一最低資料輸出順序的通道的預定數位數字。仲裁電路106係讀取第一儲存電路104a內的預定數位數字(即最高資料輸出順序的通道的預定數位數字)來產生選擇訊號Ss以使得排在最高資料輸出順序的該通道輸出其通道資料，即D1、D2、D3或D4。

再者，本實施的儲存電路104a、104b、104c、104d另受控於四個清除訊號S1、S2、S3、S4，其中第一個清除訊號S1是連接至第一儲存單元104a_1、第一儲存單元104b_1、第一儲存單元104c_1以及第一儲存單元104d_1；第二個清除訊號S2是連接至第二儲存單元104a_2、第二儲存單元104b_2、第二儲存單元104c_2以及第二儲存單元104d_2；第三個清除訊號S3是連接至第三儲存單元104a_3、第三儲存單元104b_3、第三儲存單元104c_3以及第三儲存單元104d_3；以及第四個清除訊號S4是連接至第四儲存單元104a_4、第四儲存單元104b_4、第四儲存單元104c_4以及第四儲存單元104d_4。第一個清除訊號S1是用來將第一儲存單元104a_1、第一儲存單元104b_1、第一儲存單元104c_1以及第一儲存單元104d_1內的位元值歸零。第二個清除訊號S2是用來將第二儲存單元104a_2、第二儲存單元104b_2、第二儲存單元104c_2以及第二儲存單元104d_2內的位元值歸零。第三個清除訊號S3是用來將第三儲存單元104a_3、第三儲存單元104b_3、第三儲存單元104c_3以及第三儲存單元104d_3內的位元值歸零。第四個清除訊號S4是用來將第四儲存單元104a_4、第四儲存單元104b_4、第四儲存單元104c_4以及第四儲存單元104d_4內的位元值歸零。

請注意，在本實施例中，儲存電路104a、104b、104c、104d內的每一個儲存單元都是以一個正反器(flip-flop)來實現，但此並不作為本發明的限制所在。

請再次參考第2圖。當仲裁電路106依據複數個通道110的資料輸出順序來將預定數位數字[0001]、[0010]、[0100]、[1000]寫入儲存電路104a、104b、104c、104d時，仲裁電路106會從第四個儲存電路104d開始將對應到一最高資料輸出順序的通道的一第一順位數位數字(例如[1000])寫入，當該第一順位數位數字被寫入到第四個儲存電路104d之後，該第一順位數位數字會被往上傳送至寫入第三個儲存電路104c。接著，仲裁電路106就會繼續將對應到一次高資料輸出順序的通道的一第二順位數位數字(例如[0010])寫入第四個儲存電路104d。當該第二順位數位數字被寫入到第四個儲存電路104d之後，該第一順位數位數字會被往上傳送至寫入第二個儲存電路104b，而該第二順位數位數字會被往上傳送至寫入第三個儲存電路104c。接著，仲裁電路106就會繼續將對應到一第三高資料輸出順序的通道的一第三順位數位數字(例如[0100])寫入第四個儲存電路104d。當該第三順位數位數字被寫入到第四個儲存電路104d之後，該第一順位數位數字會被往上傳送至寫入第一個儲存電路104a，該第二順位數位數字會被往上傳送至寫入第二個儲存電路104b，而該第三順位數位數字會被往上傳送至寫入第三個儲存電路104c。最後，仲裁電路106就會將對應到一最低資料輸出順序的通道的一第四順位數位數字(例如[0001])寫入第四個儲存電路104d。如此一來，仲裁電路106就可以依據複數個通道110的資料輸出順序來將預定數位數字[0001]、[0010]、[0100]、[1000]寫入儲存電路104a、104b、104c、104d中。因此，在本實施例中，該複數個排列後數位數字的順序依序為[1000]，[0010]，[0100]以及[0001]。

接著，仲裁電路106就會讀取第一個儲存電路104a內的該第一順位數位數字[1000]來產生選擇訊號Ss以控制多工電路102輸出第四通道110d的通道資料D4。請參考第3圖，第3圖所示係依據本發明儲存電路104a、104b、104c、104d內所儲存的該複數個預定數位數字的變化之一第一實施例示意圖。請注意，為了簡化起見，第3圖所示的儲存電路104a、104b、104c、104d所分別儲存的二進位制的數位數字[1000]、[0010]、[0100]、[0001]係分別以其十進位制的等效值8、2、4、1來表示。因此，在第一個週期CLK1中，仲裁電路106會讀取第一個儲存電路104a內的數位數字[1000]來產生選擇訊號Ss以控制多工電路102將第四通道110d的通道資料D4輸出為通道資料Dout。在第二個週期CLK2中，若第四通道110d的通道資料D4已經傳輸完畢，則第一個儲存電路104a內的數位數字[1000]就會歸零，即[0000]。接著，在第三個週期CLK3中，原本儲存在第二個儲存電路104b的數位數字[0010]就會被傳送至第一個儲存電路104a，而第二個儲存電路104b的數位數字[0010]就會歸零，即[0000]。此外，仲裁電路106會讀取第一個儲存電路104a內的數位數字[0010]來產生選擇訊號Ss以控制多工電路102將第二通道110b的通道資料D2輸出為通道資料Dout。因此，利用同樣的方法，在第四個週期CLK4以及第五個週期CLK5中，原本儲存在第三個儲存電路104c以及第四個儲存電路104d分別的數位數字[0100]以及[0001]就可以分別被傳送至第二個儲存電路104b以及第三個儲存電路104c。此時，亦即在第五個週期中CLK5中，第四個儲存電路104b的數位數字會被歸零。接著，在第六個週期中CLK6中，仲裁電路106才會將對應到第四通道110d的數位數字[1000]寫入第四個儲存電路104d中。請注意，在本實施例中，在第三個週期CLK3至第六個週期中CLK6期間，仲裁電路106會持續讀取第一個儲存電路104a內的數位數字[0010]來控制多工電路102將第二通道110b的通道資料D2輸出為通道資料Dout。

從以上段落的描述可以得知，當排在第一順位的第四通道110d的通道資料D4在第一個週期CLK1被讀取完畢之後，第四通道110d的數位數字[1000]會在四個週期(即CK2至CK5)之後的第六個週期CLK6中被重新被寫入最後一個順位的第四個儲存電路104d內。因此，本發明的排序電路104可以有效地依據一預定資料輸出順序來輸出複數個通道110a、110b、110c、110d內的通道資料D1、D2、D3或D4。

在另一個例子中，當仲裁電路106依據另一個資料輸出順序將預定數位數字[0010]、[0001]、[0100]、[1000]分別寫入儲存電路104a、104b、104c、104d之後，若來自一主機(未顯示)的一訊號指示上述的資料輸出順序發生錯誤，則本發明的排序電路104也具有快速清除儲存電路104a、104b、104c、104d內任何一個預定數位數字的能力。具體來說，請參考第4圖。第4圖所示係依據本發明儲存電路104a、104b、104c、104d內所儲存的該複數個預定數位數字的變化之一第二實施例示意圖。同理，為了簡化起見，第4圖所示的儲存電路104a、104b、104c、104d所分別儲存的二進位制的數位數字[0010]、[0001]、[0100]、[1000]係分別以其十進位制的等效值2、1、4、8來表示。舉例來說，在第二個週期CLK2中，當來自一主機(未顯示)的一訊號指示儲存在第二個儲存電路104b內的數位數字[0001]有誤時，該主機就會直接利用第2圖所述的第一個清除訊號S1來將第二個儲存電路104b的第一儲存單元104b_1所儲存的位元值歸零，亦即將第一儲存單元104b_1原本所儲存的位元1切換為位元0。

接著，利用本發明第3圖所提出的方法，在第三個週期CLK3以及第四個週期CLK4中，原本儲存在第三個儲存電路104c以及第四個儲存電路104d分別的數位數字[0100]以及[1000]就可以分別被傳送至第二個儲存電路104b以及第三個儲存電路104c。此時，亦即在第四個週期中CLK4中，第四個儲存電路104d的數位數字會被歸零。接著，在第五個週期中CLK5中，仲裁電路106才會將對應到第一通道110a的數位數字[0001]寫入第四個儲存電路104d中。請注意，在本實施例中，在第一個週期CLK1至第六個週期中CLK6期間，仲裁電路106會持續讀取第一個儲存電路104a內的數位數字[0010]來控制多工電路102將第二通道110b的通道資料D2輸出為通道資料Dout。換句話說，當本發明的排序電路104在清除儲存電路104b(或104c、104d)所儲存的數位數字的同時，仲裁電路106依然能夠繼續讀取第一個儲存電路104a內的數位數字來輸出對應通道的通道資料。因此，本發明的通道控制裝置100具有較高的資料讀取效率。

此外，在另一個例子中，當仲裁電路106依據該資料輸出順序將預定數位數字[0010]、[0001]、[0100]、[1000]分別寫入儲存電路104a、104b、104c、104d之後，若來自一主機(未顯示)的一訊號指示排序電路104中有兩個(或以上)儲存電路內所儲存的數位數字有誤時，則本發明的排序電路104也具有快速清除多個儲存電路內的數位數字的能力。具體來說，請參考第5圖。第5圖所示係依據本發明儲存電路104a、104b、104c、104d內所儲存的該複數個預定數位數字的變化之一第三實施例示意圖。同理，為了簡化起見，第5圖所示的儲存電路104a、104b、104c、104d所分別儲存的二進位制的數位數字[0010]、[0001]、[0100]、[1000]係分別以其十進位制的等效值2、1、4、8來表示。舉例來說，在第二個週期CLK2中，當來自一主機(未顯示)的一訊號指示儲存在第二個儲存電路104b以及第三個儲存電路104c內分別的數位數字[0001]以及[0100]有誤時，該主機就會直接利用第2圖所述的第一個清除訊號S1以及第三個清除訊號S3來將第二個儲存電路104b的第一儲存單元104b_1以及第三個儲存電路104c的第三儲存單元104c_3所儲存的位元值歸零，亦即將第一儲存單元104b_1以及第三儲存單元104c_3原本所儲存的位元1切換為位元0。

接著，利用本發明第3圖所提出的方法，在第三個週期CLK3中，原本儲存在第四個儲存電路104d內的數位數字 [1000]會先被傳送至第三個儲存電路104c。此時，亦即在第三個週期中CLK3中，第二個儲存電路104b的數位數字依然為零，而第四個儲存電路104d的數位數字會被歸零。接著，在第四個週期中CLK4中，儲存在第三個儲存電路104c內的數位數字 [1000]會被傳送至第二個儲存電路104b，而第三個儲存電路104c的數位數字會被歸零。接著，在第五個週期中CLK5中，仲裁電路106才會將對應到第一通道110a的數位數字[0001]寫入第四個儲存電路104d中。接著，在第六個週期中CLK6中，儲存在第四個儲存電路104d內的數位數字 [0001]會被傳送至第二個儲存電路104b，而第四個儲存電路104d的數位數字會被歸零。最後，在第七個週期中CLK7中，仲裁電路106才會將對應到第三通道110c的數位數字[0100]寫入第四個儲存電路104d中。請注意，在本實施例中，在第一個週期CLK1至第六個週期中CLK7期間，仲裁電路106會持續讀取第一個儲存電路104a內的數位數字[0010]來控制多工電路102將第二通道110b的通道資料D2輸出為通道資料Dout。換句話說，當本發明的排序電路104在清除儲存電路104b以及104c(或104d)所儲存的數位數字的同時，仲裁電路106依然能夠繼續讀取第一個儲存電路104a內的數位數字來輸出對應通道的通道資料。因此，本發明的通道控制裝置100具有較高的資料讀取效率。

請參考第6圖。第6圖所示係依據本發明讀取一通道資料的一實施例時序圖。第6圖是以讀取第一通道110a的第一通道資料D1為例。第6圖包含有一時脈訊號CLK、一請求訊號TAKE、一准許訊號GRANT以及通道資料Dout。在本實施例中，假設相對於第一通道110a的預定數位數字[0001]已經被儲存在儲存電路104a中。因此，當一主機在時間t1發出請求訊號TAKE給通道控制裝置100以讀取第一通道110a的第一通道資料D1，通道控制裝置100內的仲裁電路106就會檢查儲存在儲存電路104a是否為預定數位數字[0001]。當仲裁電路106發現儲存在儲存電路104a為預定數位數字[0001]，仲裁電路106就會在下一個週期(亦即大約在時間t2)發出准許訊號GRANT給該主機。當該主機收到准許訊號GRANT之後，仲裁電路106就會在下一個週期(亦即大約在時間t3)控制多工器102將第一通道110a的第一通道資料D1輸出為通道資料Dout。換句話說，在本實施例中，當一主機發出請求訊號TAKE給通道控制裝置100以讀取具有最優先順序的一通道的一通道資料時，通道控制裝置100最快會在收到請求訊號TAKE後的第三個週期就輸出正確的通道資料Dout。換言之，本發明的通道控制裝置100具有快速的通道選取速度。

綜上所述，利用本發明所提出的排序電路104，本發明的通道控制裝置100除了可以依序一預定的資料輸出順序來輸出複數個通道的通道資料之外，其還可以隨時快速地更改該預定的資料輸出順序，以使得通道控制裝置100具有較高的通道選取以及資料讀取效率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧通道控制裝置

102‧‧‧多工電路

104‧‧‧排序電路

106‧‧‧仲裁電路

108‧‧‧儲存電路

110‧‧‧複數個通道

110a、110b、110c、110d‧‧‧通道

104a、104b、104c、104d‧‧‧儲存電路

112‧‧‧解碼器

D1~D4、Dout‧‧‧通道資料

Ss‧‧‧選擇訊號

S1~S4‧‧‧清除訊號

CLK1~CLk7‧‧‧週期

104a_1、104a_2、104a_3、104a_4、104b_1、104b_2、104b_3、104b_4、104c_1、104c_2、104c_3、104c_4、104d_1、104d_2、104d_3、104d_4‧‧‧儲存單元

第1圖係本發明一種通道控制裝置之一實施例示意圖。 第2圖係本發明一排序電路之一實施例示意圖。 第3圖係本發明複數個儲存電路內所儲存的複數個預定數位數字的變化之一第一實施例示意圖。 第4圖係本發明複數個儲存電路內所儲存的複數個預定數位數字的變化之一第二實施例示意圖。 第5圖係本發明複數個儲存電路內所儲存的複數個預定數位數字的變化之一第三實施例示意圖。 第6圖係本發明讀取一通道資料的一實施例時序圖。

100‧‧‧通道控制裝置

102‧‧‧多工電路

104‧‧‧排序電路

106‧‧‧仲裁電路

108‧‧‧儲存電路

110‧‧‧複數個通道

110a、110b、110c、110d‧‧‧通道

112‧‧‧解碼器

D1~D4、Dout‧‧‧通道資料

Ss‧‧‧選擇訊號

Claims (19)

1. 一種通道控制裝置，包含有：一多工電路，耦接於複數個通道，用來依據一選擇訊號來從該複數個通道中選擇一選取通道來輸出一通道資料，該複數個通道係分別對應到複數個預定數位數字；一排序電路，用來依照該複數個通道的資料輸出順序來排列該複數個預定數位數字以組成複數組排列後數位數字；以及一仲裁電路，用來依據該複數組排列後數位數字來決定出該選擇訊號；其中該排序電路包含複數個儲存電路，該複數個儲存電路係以矩陣的方式排列。
2. 如申請專利範圍第1項所述的通道控制裝置，其中該仲裁電路依據該複數組排列後數位數字中具有一最高優先順序的一預定數位數字來產生該選擇訊號。
3. 如申請專利範圍第1項所述的通道控制裝置，其中該複數個儲存電路，用來依據該複數個通道的資料輸出順序來寫入該複數個預定數位數字以組成該複數組排列後數位數字。
4. 如申請專利範圍第3項所述的通道控制裝置，其中該複數個儲存電路的個數是相同於該複數個通道的個數。
5. 如申請專利範圍第3項所述的通道控制裝置，其中該複數個儲存電路至少包含有： 一第一儲存電路，用來寫入對應到一較高資料輸出順序的一第一通道的一第一預定數位數字；一第二儲存電路，用來寫入對應到一較低資料輸出順序的一第二通道的一第二預定數位數字；其中該仲裁電路先利用該第一預定數位數字來產生該選擇訊號以使得該第一通道輸出該通道資料。
6. 如申請專利範圍第5項所述的通道控制裝置，其中當該第一通道輸出該通道資料完畢之後，該第一儲存電路內的該第一預定數位數字會先被歸零，當該第一儲存電路內的該第一預定數位數字被歸零之後，原本儲存在該第二儲存電路內的該第二預定數位數字才會被寫入該第一儲存電路內。
7. 如申請專利範圍第6項所述的通道控制裝置，其中當原本儲存在該第二儲存電路內的該第二預定數位數字被寫入該第一儲存電路內之後，該仲裁電路會利用該第一儲存電路內的該第二預定數位數字來產生該選擇訊號以使得該第二通道輸出該通道資料。
8. 如申請專利範圍第6項所述的通道控制裝置，其中當原本儲存在該第二儲存電路內的該第二預定數位數字被寫入該第一儲存電路內之後，該第二儲存電路內的該第二預定數位數字會被歸零。
9. 如申請專利範圍第8項所述的通道控制裝置，其中該複數個儲存電路另包含有：一第三儲存電路，用來寫入對應到另一較低資料輸出順序的一第三通道 的一第三預定數位數字；其中當該第二儲存電路內的該第二預定數位數字被歸零之後，原本儲存在該第三儲存電路內的該第三預定數位數字會被寫入該第二儲存電路內。
10. 如申請專利範圍第3項所述的通道控制裝置，其中當該複數個儲存電路中的一第一儲存電路所儲存的一第一預定數位數字需要被重置時，該第一儲存電路內所儲存的該第一預定數位數字會先被歸零。
11. 如申請專利範圍第10項所述的通道控制裝置，其中當該第一儲存電路內所儲存的該第一預定數位數字都被歸零之後，原本儲存在該複數個儲存電路中的一第二儲存電路內的一第二預定數位數字會被寫入該第一儲存電路內，以及該第二儲存電路內的該第二預定數位數字會被歸零。
12. 如申請專利範圍第11項所述的通道控制裝置，其中該第一儲存電路所對應到的資料輸出順序係比該第二儲存電路所對應到的資料輸出順序來得高。
13. 如申請專利範圍第3項所述的通道控制裝置，其中當該複數個儲存電路中的一第一儲存電路以及一第二儲存電路所分別儲存的一第一預定數位數字以及一第二預定數位數字需要被重置時，該第一儲存電路以及該第二儲存電路內所儲存的該第一預定數位數字以及該第二預定數位數字會先被歸零。
14. 如申請專利範圍第13項所述的通道控制裝置，其中當該第一儲存電 路以及該第二儲存電路內所儲存的該第一預定數位數字以及該第二預定數位數字都被歸零之後，原本儲存在該複數個儲存電路中的一第三儲存電路內的一第三預定數位數字會被寫入該第二儲存電路內，以及該第三儲存電路內的該第三預定數位數字會被歸零。
15. 如申請專利範圍第14項所述的通道控制裝置，其中當原本儲存在該第三儲存電路內的該第三預定數位數字被寫入該第二儲存電路內之後，以及當該第三儲存電路內的該第三預定數位數字被歸零之後，儲存在該第二儲存電路內的該第三預定數位數字就會被寫入該第一儲存電路內，以及該第二儲存電路內的該第三預定數位數字會被歸零。
16. 如申請專利範圍第15項所述的通道控制裝置，其中該第一儲存電路所對應到的資料輸出順序係比該第二儲存電路所對應到的資料輸出順序來得高，以及該第二儲存電路所對應到的資料輸出順序係比該第三儲存電路所對應到的資料輸出順序來得高。
17. 如申請專利範圍第3項所述的通道控制裝置，其中該複數個預定數位數字中的每一個預定數位數字都包含有複數個位元值，以及該複數個儲存電路中的每一個儲存電路都包含有：複數個儲存單元，用來儲存該複數個位元值。
18. 如申請專利範圍第17項所述的通道控制裝置，其中該複數個位元值中只有一個位元值為1，而其餘的位元值均為0。
19. 如申請專利範圍第17項所述的通道控制裝置，其中該複數個儲存單元分別受控於複數個清除訊號，該複數個清除訊號可用來將該複數個儲存單元內的任意一個位元值歸零。