TWI569249B

TWI569249B - 畫素電路

Info

Publication number: TWI569249B
Application number: TW105121049A
Authority: TW
Inventors: 葉蔭平; 曾卿杰; 蔡永勝; 徐國城
Original assignee: 友達光電股份有限公司
Priority date: 2016-07-01
Filing date: 2016-07-01
Publication date: 2017-02-01
Also published as: CN106157886B; TW201802788A; CN106157886A

Description

畫素電路

本發明係關於一種畫素電路，特別是一種具有雙閘極電晶體元件的畫素電路。

隨著顯示技術的逐漸發展，手機螢幕解析度從最早的視頻影像陣列（Video Graphics Array, VGA）或視頻影像陣列的四分之一尺寸（Quarter Video Graphics Array, QVGA），逐漸進步成讓人賞心悅目的 720p。爾後，隨著業界標準的抬高，手機螢幕解析度再提升到了1080p。在1080P的規格下，使用者已經很難用肉眼區分出畫素。最終，隨著顯示技術的進步，手機螢幕解析度更進化到了根本完全區分不出來畫素的2K解析度。

解析度越高也代表著在同樣的螢幕尺寸中，畫素面積必須越來越小。但是就目前的技術來說，畫素電路必須要具有多個薄膜電晶體（thin film transistor, TFT），才能妥善地驅動畫素發光或者是補償畫素的發光亮度。因此，在規劃給一個畫素的面積當中，畫素電路勢必會佔去部分的面積，而減少了畫素中發光區所能使用的面積。換句話說，當減少了畫素電路的元件數或降低了畫素電路所佔的面積時，畫素的整體面積即能有效地下降。但就目前為止，業界的畫素面積仍因畫素電路需佔據一定面積而無法更進一步地下降。

本發明在於提供一種畫素電路，以克服目前業界的畫素面積仍因畫素電路需佔據一定面積而無法更進一步地下降的問題。

本發明所揭露的一種畫素電路包括第一電晶體、第二電晶體、第一電容、寫入單元與發光二極體元件。第一電晶體的第一端用以接收第一電壓。第一電晶體的第二端耦接第一節點。第一電晶體的第一控制端耦接第二節點。第一電晶體的第二控制端用以接收第一控制訊號。第一電晶體依據第二節點的電壓準位與第一控制訊號的電壓準位選擇性地導通。第二電晶體的第一端用以接收資料訊號。第二電晶體的第二端耦接第二節點。第二電晶體的控制端用以接收第二控制訊號。第一電容的兩端分別耦接第一節點與第二節點。寫入單元耦接第一節點。寫入單元用以依據第一參考電壓調整第一節點的電壓準位。發光二極體元件的一端耦接第一節點，另一端耦接第二電壓。

綜合以上所述，本發明提供了一種畫素電路，畫素電路中的第一電晶體具有第一控制端與第二控制端，第一電晶體經由第一控制端與第二控制端受控於第二節點的電壓準位與第一控制訊號。畫素電路得以藉由較少的元件實現複雜的時序控制，從而在減少元件數的情況下，妥善地驅動發光二體元件發光或補償發光二極體元件的發光亮度。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

請參照圖1，圖1係為根據本發明一實施例所繪示之畫素電路的電路示意圖。如圖1所示，畫素電路1具有第一電晶體T1、第二電晶體T2、第一電容C1、寫入單元12與發光二極體元件D。

第一電晶體T1的第一端用以接收第一電壓V1。第一電晶體T1的第二端耦接第一節點N1。第一電晶體T1的第一控制端耦接第二節點N2。第一電晶體T1的第二控制端用以接收第一控制訊號VC1。第一電晶體T1依據第二節點N2的電壓準位與第一控制訊號VC1的電壓準位選擇性地導通。在一實施例中，第一電晶體T1例如為雙閘極電晶體（dual gate transistor）或多閘極電晶體，第一電壓V1例如為系統中的相對高電壓準位，但均不以此為限。

第二電晶體T2的第一端用以接收資料訊號Vdata。第二電晶體T2的第二端耦接第二節點N2。第二電晶體T2的控制端用以接收第二控制訊號VC2。在此實施例中，第一電容C1的兩端分別耦接第一節點N1與第二節點N2。第二電晶體T2例如為薄膜電晶體（thin film transistor, TFT），但不以此為限。在此實施例中，第二電晶體T2係為N型摻雜的薄膜電晶體，但於其他的實施例中，在配合調整其他訊號的相對準位高低的情況下，第二電晶體T2也可為P型摻雜的薄膜電晶體。

寫入單元12耦接第一節點N1。寫入單元12用以依據第一參考電壓Vref1調整第一節點N1的電壓準位。在此實施例中，寫入單元12例如為一第二電容C2，第二電容C2的一端耦接第一節點N1，第二電容C2的另一端用以接收第一參考電壓Vref1。於其他的實施例中，寫入單元12可以是電容以外的元件或者是以多個元件組成的相關電路，而不以所舉之例為限制。

發光二極體元件D的一端耦接第一節點N1，另一端耦接第二電壓V2。發光二極體元件D例如為有機發光二極體（organic light emitting diode, OLED）元件，但不以此為限。第二電壓V2例如為系統中的相對低電壓準位，但不以此為限。

請一併參照圖2以說明畫素電路1的作動方式，圖2係為根據本發明圖1之畫素電路所繪示之相關訊號的時序示意圖。在時序示意圖中定義有預充電階段P1、補償階段P2、寫入階段P3與發光階段P4。其中，預充電階段P1先於補償階段P2，補償階段P2先於寫入階段P3，寫入階段P3先於發光階段P4。

在預充電階段P1中，第一控制訊號VC1為相對的高電壓準位，第二控制訊號VC2為相對的高電壓準位，第一參考電壓Vref1為相對的高電壓準位，資料訊號Vdata的電壓準位為一補償電壓值Vofs。此時，第一電晶體T1可以是導通或不導通，第二電晶體T2導通。第一節點N1的電壓準位VN1可表達如式（1）：式（1）

在補償階段P2中，第一控制訊號VC1為相對的高電壓準位，第二控制訊號VC2為相對的高電壓準位，第一參考電壓Vref1為相對的低電壓準位，資料訊號Vdata具有補償電壓值Vofs。此時，第一電晶體T1導通，且第二電晶體T2導通。第一節點N1的電壓準位與第二節點N2的電壓準位可表達如式（2）與式（3）。其中，式（3）中的為第一電晶體T1的導通門檻電壓。此時，第一參考電壓Vref1為相對的低電壓準位以確保第二節點N2的電壓準位被寫入所欲的電壓準位。式（2）式（3）

在寫入階段P3中，第一控制訊號VC1為相對的低電壓準位，第二控制訊號VC2為相對的高電壓準位，第一參考電壓Vref1為相對的低電壓準位，資料訊號Vdata具有訊號電壓值Vsig。此時，第一電晶體T1不導通，第二電晶體T2導通。第一節點N1的電壓準位與第二節點N2的電壓準位可表達如式（4）與式（5）。其中，式（5）中的a為第一電容C1與第二電容C2形成的分壓比例。若簡要地以標號C1代表第一電容C1的電容值，並以標號C2代表第二電容C2的電容值，分壓比例a可表達如式（6）。此時，資料訊號Vdata的訊號電壓值Vsig被寫入第一節點N1，且資料訊號Vdata的訊號電壓值Vsig經由第一電容C1的電容耦合效應與第一電容C1及第二電容C2的分壓進一步地影響第二節點N2的電壓準位。在此實施例中，訊號電壓值Vsig高於補償電壓值Vofs，但於實務上，補償電壓值Vofs也可高於訊號電壓值Vsig而並不以所舉之實施例為限制。式（4）式（5）式（6）

在發光階段P4中，第一控制訊號VC1為相對的高電壓準位，第二控制訊號VC2為相對的低電壓準位，第一參考電壓Vref1為相對的高電壓準位，資料訊號Vdata具有補償電壓值Vofs。此時，第一電晶體T1導通，第二電晶體T2不導通。第一節點N1與第二節點N2的電壓準位可表達如式（7）與式（8）。其中，式（7）與式（8）中的為發光二極體元件D的導通電壓。此時，發光二極體元件D被導通，且發光二極體元件D依據第一電晶體T1所提供的電流ID對應地發光。電流ID可表達如式（9-1）。電流ID的參數k則可表達如式（9-2）。其中式（9-2）中的為載子遷移率（carrier mobility），為閘極氧化層的單位電容大小，為金氧半場效電晶體的閘極寬度與閘極長度的比值。式（7）式（8）式（9-1）式（9-2）

經由第一電晶體T1的第一控制端與第二控制端，得以對第一電晶體T1進行較為複雜的時序控制。因此，在此實施例中，得以將畫素電路1中的電晶體減少至只有第一電晶體T1與第二電晶體T2，而形成相當簡約的兩電晶體兩電容（2 transistor 2 capacitor, 2T2C）結構，從而減少了畫素電路1所佔據的面積。另一方面，在適當地調整各控制訊號的情況下，第一電晶體T1所提供的電流ID較一般的薄膜電晶體所能提供的電流來的穩定，對應地提升了發光二極體元件D的發光穩定度。

請參照圖3，圖3係為根據本發明另一實施例所繪示之畫素電路的電路示意圖。相較於圖1所示的實施例，圖3的畫素電路1’更具有第三電晶體T3’與第四電晶體T4’。此外，在圖3所示的實施例中，畫素電路1’的寫入單元12’為第五電晶體T5’。

更詳細來說，第三電晶體T3’的第一端耦接第二節點N2’。第三電晶體T3’的第二端耦接第三節點N3’。第三電晶體T3’的控制端用以接收第三控制訊號VC3’。第一電容C1’的兩端分別耦接第一節點N1’與第三節點N3’。第四電晶體T4’的第一端耦接第三節點N3’。第四電晶體T4’的第二端用以接收第二參考電壓Vref2’。第四電晶體T4’的控制端用以接收第二控制訊號VC2’。第五電晶體T5’的第一端耦接第一節點N1’。第五電晶體T5’的第二端用以接收第一參考電壓Vref1’。第五電晶體T5’的控制端用以接收第四控制訊號VC4’。第三電晶體T3’、第四電晶體T4’與第五電晶體T5’例如為薄膜電晶體，但並不以此為限。第三電晶體T3’、第四電晶體T4’與第五電晶體T5’係為N型摻雜的薄膜電晶體，但於其他的實施例中，在配合調整其他訊號的相對準位的情況下，第三電晶體T3’、第四電晶體T4’與第五電晶體T5’也可為P型摻雜的薄膜電晶體。

由於圖4所示之實施例的電路架構與圖3所示之實施例有所不同，因此在訊號的控制時序上亦有所不同。請參照圖4以說明畫素電路1’的作動時序，圖4係為根據本發明圖3之畫素電路所繪示之相關訊號的時序示意圖。在圖4中繪示有預充電階段P1’、補償階段P2’與發光階段P3’。其中，預充電階段P1’先於補償階段P2’，補償階段P2’先於發光階段P3’。

在預充電階段P1’中，第一控制訊號VC1’與第三控制訊號VC3’為相對的低電壓準位，第二控制訊號VC2’與第四控制訊號VC4’為相對的高電壓準位，第二電晶體T2’、第四電晶體T4’與第五電晶體T5’被導通，第一電晶體T1’與第三電晶體T3’不導通。第一節點N1’的電壓準位、第二節點N2’的電壓準位與第三節點N3’的電壓準位可表達如式（10）、式（11）與式（12）。其中，為第一節點N1’的電壓準位，為第二節點N2’的電壓準位，為第三節點N3’的電壓準位。式（10）式（11）式（12）

在補償階段P2’中，第三控制訊號與第四控制訊號為低電壓準位，第一控制訊號與第二控制訊號為高電壓準位。第一電晶體T1’、第二電晶體T2’與第四電晶體T4’被導通，第三電晶體T3’與第五電晶體T5’不導通。第一節點N1’的電壓準位、第二節點N2’的電壓準位與第三節點N3’的電壓準位可表達如式（13）、式（14）與式（15）。其中，為第一電晶體T1’的導通門檻電壓。式（13）式（14）式（15）

在發光階段P3’中，第二控制訊號VC2’與第四控制訊號VC4’為低電壓準位，第一控制訊號VC1’與第三控制訊號VC3’為高電壓準位。第一電晶體T1’與第三電晶體T3’被導通，第二電晶體T2’、第四電晶體T4’與第五電晶體T5’不導通。第一節點N1’的電壓準位與第二節點N2’的電壓準位可表達如式（16）與式（17）。此時，發光二極體元件D’依據第一電晶體T1’提供的電流ID’對應地發光。其中，電流ID’可表達如式（18-1）。電流ID’的參數則可表達如式（18-2）。其中，於式（18-2）中，為載子遷移率（carrier mobility），為閘極氧化層的單位電容大小，為金氧半場效電晶體的閘極寬度與閘極長度的比值。式（16）式（17）式（18-1）式（18-2）

綜合以上所述，本發明提供了一種畫素電路，畫素電路中的第一電晶體具有第一控制端與第二控制端，第一電晶體經由第一控制端與第二控制端受控於第二節點的電壓準位與第一控制訊號。藉由第一電晶體與其他元件形成的電路結構，畫素電路能夠以較少的元件實現複雜的時序控制，而且第一電晶體的輸出電流較不易受到雜訊的影響。從而在減少元件數的情況下，妥善地驅動發光二體元件發光或補償發光二極體元件的發光亮度，也降低了畫素單元的整體面積。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

1、1’‧‧‧畫素電路
12、12’‧‧‧寫入單元
C1、C1’‧‧‧第一電容
C2‧‧‧第二電容
D、D’‧‧‧發光二極體元件
N1、N1’‧‧‧第一節點
N2、N2’‧‧‧第二節點
N3’‧‧‧第三節點
P1、P1’‧‧‧預充電階段
P2、P2’‧‧‧補償階段
P3‧‧‧寫入階段
P4、P3’‧‧‧發光階段
T1、T1’‧‧‧第一電晶體
T2、T2’‧‧‧第二電晶體
T3’‧‧‧第三電晶體
T4’‧‧‧第四電晶體
T5’‧‧‧第五電晶體
V1、V1’‧‧‧第一電壓
V2、V2’‧‧‧第二電壓
VC1、VC1’‧‧‧第一控制訊號
VC2、VC2’‧‧‧第二控制訊號
VC3’‧‧‧第三控制訊號
VC’4‧‧‧第四控制訊號
Vdata、Vdata’‧‧‧資料訊號
Vofs‧‧‧補償電壓值
Vref1、Vref1’‧‧‧第一參考電壓
Vref2’‧‧‧第二參考電壓
Vsig‧‧‧訊號電壓值

圖1係為根據本發明一實施例所繪示之畫素電路的電路示意圖。圖2係為根據本發明圖1之畫素電路所繪示之相關訊號的時序示意圖。圖3係為根據本發明另一實施例所繪示之畫素電路的電路示意圖。圖4係為根據本發明圖3之畫素電路所繪示之相關訊號的時序示意圖。

1‧‧‧畫素電路

12‧‧‧寫入單元

C1‧‧‧第一電容

C2‧‧‧第二電容

D‧‧‧發光二極體元件

N1‧‧‧第一節點

N2‧‧‧第二節點

T1‧‧‧第一電晶體

T2‧‧‧第二電晶體

V1‧‧‧第一電壓

V2‧‧‧第二電壓

VC1‧‧‧第一控制訊號

VC2‧‧‧第二控制訊號

Vdata‧‧‧資料訊號

Vref1‧‧‧第一參考電壓

Claims

一種畫素電路，包括：一第一電晶體，該第一電晶體的一第一端用以接收一第一電壓，該第一電晶體的一第二端耦接一第一節點，該第一電晶體的第一控制端耦接一第二節點，該第一電晶體的一第二控制端用以接收一第一控制訊號，該第一電晶體依據該第二節點的電壓準位與該第一控制訊號的電壓準位選擇性地導通；一第二電晶體，該第二電晶體的第一端用以接收一資料訊號，該第二電晶體的第二端耦接該第二節點，該第二電晶體的控制端用以接收一第二控制訊號；一第一電容，該第一電容的兩端分別耦接該第一節點與該第二節點；一寫入單元，該寫入單元耦接該第一節點，該寫入單元用以依據一第一參考電壓調整該第一節點的電壓準位；以及一發光二極體元件，該發光二極體元件的一端耦接該第一節點，另一端耦接一第二電壓；其中，該寫入單元為一第二電容，該第二電容的一端耦接該第一節點，該第二電容的另一端用以接收該第一參考電壓。
如請求項1所述之畫素電路，其中於一預充電階段，該第一控制訊號、該第二控制訊號與該第一參考電壓為高電壓準位，該資料訊號的電壓準位為一補償電壓值，該第二電晶體被導通。
如請求項2所述之畫素電路，其中於該預充電階段後的一補償階段中，該第一控制訊號與該第二控制訊號為高電壓準位，該第一參考電壓為低電壓準位，該資料訊號的電壓準位為該補償電壓值，該第一電晶體與該第二電晶體被導通。
如請求項3所述之畫素電路，其中於該補償階段後的一寫入階段中，該第二控制訊號為高電壓準位，該第一控制訊號與該第一參考電壓為低電壓準位，該資料訊號的電壓準位為一訊號電壓值，該第一電晶體不導通，該第二電晶體被導通。
如請求項4所述之畫素電路，其中該訊號電壓值高於該補償電壓值。
如請求項4所述之畫素電路，其中於該寫入階段後的一發光階段中，該第一控制訊號與該第一參考電壓為高電壓準位，該第二控制訊號為低電壓準位，該第一電晶體被導通，該第二電晶體不導通。
一種畫素電路，包括：一第一電晶體，該第一電晶體的一第一端用以接收一第一電壓，該第一電晶體的一第二端耦接一第一節點，該第一電晶體的第一控制端耦接一第二節點，該第一電晶體的一第二控制端用以接收一第一控制訊號，該第一電晶體依據該第二節點的電壓準位與該第一控制訊號的電壓準位選擇性地導通；一第二電晶體，該第二電晶體的第一端用以接收一資料訊號，該第二電晶體的第二端耦接該第二節點，該第二電晶體的控制端用以接收一第二控制訊號；一第一電容，該第一電容的兩端分別耦接該第一節點與該第二節點；一寫入單元，該寫入單元耦接該第一節點，該寫入單元用以依據一第一參考電壓調整該第一節點的電壓準位；一發光二極體元件，該發光二極體元件的一端耦接該第一節點，另一端耦接一第二電壓；一第三電晶體，該第三電晶體的第一端耦接該第二節點，該第三電晶體的第二端耦接一第三節點，該第三電晶體的控制端用以接收一第三控制訊號，該第一電容的兩端分別耦接該第一節點與該第三節點；以及一第四電晶體，該第四電晶體的第一端耦接該第三節點，該第四電晶體的第二端用以接收一第二參考電壓，該第四電晶體的控制端用以接收該第二控制訊號；其中，該寫入單元為一第五電晶體，該第五電晶體的第一端耦接該第一節點，該第五電晶體的第二端用以接收該第一參考電壓，該第五電晶體的控制端用以接收一第四控制訊號。
如請求項7所述之畫素電路，其中於一預充電階段，該第一控制訊號與該第三控制訊號為低電壓準位，該第二控制訊號與該第四控制訊號為高電壓準位，該第二電晶體、該第四電晶體與該第五電晶體被導通，該第一電晶體與該第三電晶體不導通。
如請求項8所述之畫素電路，其中於該預充電階段後的一補償階段中，該第三控制訊號與該第四控制訊號為低電壓準位，該第一控制訊號與該第二控制訊號為高電壓準位，該第一電晶體、該第二電晶體與該第四電晶體被導通，該第三電晶體與該第五電晶體不導通。
如請求項9所述之畫素電路，其中於該補償階段後的一發光階段中，該第二控制訊號與該第四控制訊號為低電壓準位，該第一控制訊號與該第三控制訊號為高電壓準位，該第一電晶體與該第三電晶體被導通，該第二電晶體、該第四電晶體與該第五電晶體不導通。