TWI567937B

TWI567937B - 主動元件及應用其之半導體元件

Info

Publication number: TWI567937B
Application number: TW103139461A
Authority: TW
Inventors: 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-11-14
Filing date: 2014-11-14
Publication date: 2017-01-21
Also published as: TW201618277A

Description

主動元件及應用其之半導體元件

本發明是有關於一種主動元件及應用其之一半導體元件，且特別是有關於一種自隔離(self-isolated)的主動元件及一應用此主動元件的無淺溝渠隔離之半導體元件。

在超大型積體電路(Very-large-scale integration，VLSI)技術中，通常使用淺溝渠隔離(shallow-trench isolation，STI)隔絕主動元件(例如互補式金屬氧化物半導體之電晶體)而定義出通道寬度。然而，相關研究者已經發現STI邊緣會對應用元件造成許多嚴重問題。

第1圖繪示一種半導體元件之傳統佈局。半導體元件包括多個主動元件10彼此相距地設置於一基板上，並皆位於具第一導電態之一第一井12中，例如NMOS元件的P型井中。再者，一輕摻雜區域(light doping region)具一第二導電態(例如N-)且位於P型井中並包圍所有的主動元件10和P型井接點(P-well contact)。相鄰的主動元件10係以STI電性隔離。各主動元件10包括具第一導電態之一擴散區域DIF，一第一接觸區域111(例如一汲極區域)與一第二接觸區域113(例如一源極區域)分別位於擴散區域DIF內，以及一多晶矽閘極PG(其上具有一閘極接點115)形成在第一接觸區域111和第二接觸區域113之間。對傳統的半導體元件而言，存在於相鄰主動元件10之間的STI會造成不希望出現的STI邊緣效應(STI edge issues)。

第2圖是繪示一傳統半導體元件之多晶矽閘極及兩側之絕緣物的剖面示意圖。一多晶矽閘極PG係形成於一閘極氧化層GOX，通道135則位於多晶矽閘極PG下方和絕緣物STI之間。第3A圖為一典型的低壓(LV)NMOS電晶體之I_D-V_G特性曲線，其中閘極氧化層GOX厚度為70Å，W/Lg=0.6μm/0.4μm，且該些曲線在一汲極偏壓(V_D)0.1V下量測而得。第3B圖為一典型的高壓(HV)NMOS電晶體之I_D-V_G特性曲線，其中閘極氧化層GOX厚度為370Å，W/Lg=10μm/1.6μm，且該些曲線在一汲極偏壓(V_D)0.1V下量測而得。請參照第1圖至第3B圖。STI邊緣通常是半導體元件的”弱點”(如第2圖中圈選處)，會造成不正常的次臨界漏電流(subthreshold leakage current)和導致不希望出現的雙峰(double hump)次臨界I_D-V_G特性曲線(如第3A圖和第3B圖中的曲線Process-1所示)。第3A圖和第3B圖中，曲線Process-1代表具雙峰漏電流之典型NMOS電晶體的I_D-V_G特性曲線，曲線Process-2代表具有改良STI之典型NMOS電晶體的I_D-V_G特性曲線，曲線Process-3代表具有改良STI和STI邊牆口袋摻雜(sidewall STI pocket implant)之典型NMOS電晶體的I_D-V_G特性曲線。

一般而言，STI邊緣通常會產生幾種非理想狀況，例如：(1)在STI邊牆上產生硼偏離(boron segregation)而導致P型井摻雜損失(p-well dosage loss)；(2)STI引起的應力變化(STI induced stress)會影響臨界電壓(Vt)的穩定度；以及(3)一些界面陷阱(interface trap)或錯位會增加漏電流。這些狀況會造成不理想的次臨界特性和更高的漏電流問題。雖然，目前經常是應用一STI邊牆口袋摻雜(sidewall STI pocket implant)於結構的”弱點”處(如第2圖中圈選處)，以在STI邊牆處提高局部的井摻雜並抑制雙峰漏電流(double-hump leakage)(曲線Process-3)，結構仍有缺點，包括：(1)會降低高壓NMOS的接面崩潰(junction breakdown)，因為接面(輕摻雜NM)在STI邊緣處會看到更多的P型井摻雜，以及(2)當通道寬度尺寸縮小會產生嚴重的窄通道寬度效應(snarrow-width effect)。因此，STI邊牆口袋摻雜仍然影響了通道摻雜和臨界電壓的控制。

再者，由於主動元件10的傳統構型，如第1圖所示，其交疊的多晶矽閘極PG和擴散區域DIF之間的延伸方式，使相鄰主動元件10的間距會受到限制，特別是主動元件10在第1圖中x-方向上的排列。因此，由於必須考慮到擴散區域DIF的設計原則，這會對於傳統構型主動元件的一密集間距佈局的設計原則(tight-pitch layout design rule)產生限制。

本發明係有關於一種主動元件及應用其之一半導體元件。實施例之主動元件係利用一導電護欄結構而自隔離，而包括無淺溝渠隔離(STI-free)主動元件的實施例之半導體元件，可成功地解決傳統半導體元件遭遇到的STI邊緣效應(STI edge issues)問題。

根據一實施例，係提出一種半導體元件，包括一基板、一第一井具有一第一導電態並自基板之表面向下延伸、摻雜第一導電態之不純物之一擴散區域(diffusion region)並自第一井之表面向下延伸、以及複數個主動元件形成於擴散區域內。其中，這些主動元件係彼此相距地設置，並藉由擴散區域而彼此電性絕緣。

根據實施例，係提出一種主動元件，形成於一基板處之具有一第一導電態的一擴散區域內。主動元件包括一導電護欄結構(conductive guarding structure)、一第一接觸區域(first contact region)和一第二接觸區域(second contact region)。導電護欄結構包括一中間部(middle portion)、一第一護部(first guarding portion)和第二護部(second guarding portion)。第一護部連接中間部之一側以定義位於擴散區域之一第一區域，其中第一區域係由第一護部和中間部圍繞而成。一第二護部與第一護部相對並連接中間部之另一側以定義位於擴散區域之一第二區域，其中第二區域係由第二護部和中間部圍繞而成。第一接觸區域具有一第二導電態並形成於導電護欄結構之第一區域內，且第一接觸區域係與第一護部和該中間部相距。第二接觸區域具有第二導電態並形成於導電護欄結構之第二區域內，且第二接觸區域係與第二護部和中間部相距。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20‧‧‧主動元件

12、PW‧‧‧第一井

111‧‧‧第一接觸區域

113‧‧‧第二接觸區域

115‧‧‧閘極接點

135‧‧‧通道

22‧‧‧輕摻雜區域

24‧‧‧間隔物

201‧‧‧導電護欄結構

201m‧‧‧中間部

2011‧‧‧第一護部

2012‧‧‧第二護部

201a‧‧‧第一區域

201b‧‧‧第二區域

211‧‧‧第一接觸區域

213‧‧‧第二接觸區域

215‧‧‧第三接觸區域

251‧‧‧第一接點

253‧‧‧第二接點

255‧‧‧閘極接點

S‧‧‧基板

DIF‧‧‧擴散區域

PG‧‧‧多晶矽閘極

STI‧‧‧絕緣物

GOX‧‧‧閘極氧化層

S1‧‧‧第一隔離距離

S2‧‧‧第二隔離距離

W’‧‧‧有效通道寬度

W‧‧‧第一區域和第二區域之寬度

W2‧‧‧第一護部和第二護部之寬度

Dp‧‧‧主動元件之間距

Lg‧‧‧通道長度

d_offset‧‧‧接觸區域到第一護部/第二護部的最小距離

第1圖繪示一種半導體元件之傳統佈局。

第2圖是繪示一傳統半導體元件之多晶矽閘極及兩側之絕緣物的剖面示意圖。

第3A圖為一典型的低壓(LV)NMOS電晶體之I_D-V_G特性曲線，其中閘極氧化層GOX厚度為70Å，W/Lg=0.6μm/0.4μm，且該些曲線在一汲極偏壓(V_D)0.1V下量測而得。

第3B圖為一典型的高壓(HV)NMOS電晶體之I_D-V_G特性曲線，其中閘極氧化層GOX厚度為370Å，W/Lg=10μm/1.6μm，且該些曲線在一汲極偏壓(V_D)0.1V下量測而得。

第4圖係為本揭露實施例之一半導體元件之佈局。

第5A圖係為本揭露實施例之一半導體元件之一主動元件之示意圖。

第5B圖為第5A圖中主動元件之一導電護欄結構的***圖。

第6圖係繪示第4圖之半導體元件中兩個相鄰主動元件之示意圖。

第7圖繪示本揭露實施例之第4圖中之兩個相鄰主動元件，以及在主動元件的源極和汲極之間汲極電流之示意圖。

第8圖係清楚顯示沒有雙峰漏電流產生，且實驗數值係與理論模型的模擬曲線理想重合。

第9圖為具有箝制位元線元件(BL Clamp Devices)之NAND快閃記憶體之頁面緩衝電路設計。

第10圖係繪示一實施例中一高壓半導體元件之佈局。

第11圖係繪示本揭露一實施例之其中一種可應用之包括多個主動元件之CMOS的佈局。

第12A-12D圖分別繪示根據TCAD模擬實驗之一實施例之無STI電晶體的立體圖、及沿YZ-平面、XZ-平面和XY-平面之剖面圖。

第13A圖繪示TCAD模擬實驗中實施例之無STI電晶體之I_D-V_G特性曲線，其中係施加電壓Vg1和Vg2於實施例之無STI電晶體“Gate 1”和“Gate 2”元件。

第13B圖是“Gate 1”和“Gate 2”元件中施加Vg1=0.5V、Vg2=3.8V和Vds=0.1V之電流密度模擬示意圖。

第14A圖繪示TCAD模擬實驗中實施例之無STI電晶體之I_D-V_G特性曲線，其中係變化不同寬度W2為0.1μm、0.15μm和 0.2μm。

第14B圖繪示TCAD模擬實驗中實施例之無STI電晶體之I_D-V_G特性曲線，其中係變化不同通道長度Lg為0.25μm、0.3μm和0.4μm。

第15A圖為TCAD模擬實驗中，一實施例之無STI電晶體沿著XY-平面之剖面圖。

第15B-15E圖繪示TCAD模擬實驗中實施例之無STI電晶體之I_D-V_G特性曲線，其中第15B圖之Vg2=0V和Vd1=0.1V，第15C圖之Vg2=0V和Vd1=3.8V，第15D圖之Vg2=3.8V和Vd1=0.1V，以及第15E圖之Vg2=3.8V和Vd1=3.8V。

第16圖繪示TCAD模擬實驗中實施例之無STI電晶體中之I-V_d1特性曲線。

在此揭露內容之實施例中，係提出一主動元件及應用其之一半導體元件。實施例之主動元件係以一導電護欄結構(conductive guarding structure)達到自隔離(self-isolated)，例如是一多晶矽護欄結構也做為主動元件之閘極。而應用實施例之無STI主動元件的半導體元件可成功地解決傳統半導體元件所存在的STI邊緣效應(STI edge issues)。本揭露之實施例可應用於許多不同態樣之低壓(LV)半導體元件和高壓(HV)半導體元件，本揭露並不以某應用態樣為限。以下係提出實施例，配合圖示以詳細說明本揭露所提出之其中一種主動元件及一半導體元件之新佈局。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、相關元素之尺寸和材料選擇等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。

再者，本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構和製程加以變化與修飾，以符合實際應用之需要。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

第4圖係為本揭露實施例之一半導體元件之佈局。第5A圖係為本揭露實施例之一半導體元件之一主動元件之示意圖。第5B圖為第5A圖中主動元件之一導電護欄結構的***圖。第6圖係繪示第4圖之半導體元件中兩個相鄰主動元件之示意圖。請參照第4圖-第6圖。

實施例中，一半導體元件包括一基板S，具有一第一導電態(例如P型)之一第一井PW，一擴散區域DIF和和複數個主動元件20形成於擴散區域DIF內(第4圖和第6圖)。第一井PW係自基板S之一表面向下延伸，而具有第一導電態(例如P型)之擴散區域DIF係自第一井PW之一表面向下延伸(第6圖)。如第4圖所示，該些主動元件20係彼此相距地設置，且所有主動元件20皆形成於連續的一擴散區域DIF內，其中主動元件20係藉由擴散區域DIF而彼此電性絕緣。沒有淺溝渠隔離(Shallow trench isolation，STI)存在於兩相鄰主動元件20之間。在一實施例中，擴散區域DIF係重度摻雜具第一導電態之不純物，如P+，以提供場絕緣(field isolation)。

再者，各主動元件20包括一導電護欄結構(conductive guarding structure)201形成於擴散區域DIF上，和一輕摻雜區域(light doping region)22具有一第二導電態(例如N-)，且輕摻雜區域22自擴散區域DIF之一表面向下延伸並對應地位於導電護欄結構201之內。根據實施例，位於相鄰之主動元件20之間的一隔離區域(isolating region)(例如圖中標示隔離距離S1或S2之區域)，係由相鄰主動元件20的導電護欄結構201所定義。如第4圖所示，沿著第一方向如x-方向排列的相鄰主動元件20係以具有第一隔離距離S1的隔離區域所隔絕，而沿著第二方向如y-方向排列的相鄰主動元件20係以具有第二隔離距離S2的隔離區域所隔絕。第一隔離距離S1和第二隔離距離S2可以不相等或相等。一實施例中，第一隔離距離S1係相等於第二隔離距離S2。根據實施例，相鄰之主動元件20之間的空間(S1/S2)係無淺溝渠隔離(STI)存在，因此實施例之設計可使半導體元件完全免除於任何STI邊緣效應(例如雙峰次臨界漏電流、崩潰電壓下降、不同STI佈局之差異，等等)。

一實施例中，導電護欄結構201包括一中間部(middle portion)201m、一第一護部(first guarding portion)2011和一第二護部(second guarding portion)2012，如第5A和5B圖所示。第一護部2011連接中間部201m之一側，以定義出位於擴散區域DIF之一第一區域(first region)201a。第二護部2012係與第一護部2011相對並連接中間部201m之另一側，以定義出位於擴散區域DIF之一第二區域(second region)201b。因此，第一區域201a是由第一護部2011和中間部201m圍繞而成，第二區域201b是由第二護部2012和中間部201圍繞而成。

如第4圖所示，主動元件20中第一區域201a和第二區域201b係位於輕摻雜區域22內。輕摻雜區域22係包圍第一區域201a和第二區域201b但與其相隔一距離。一實施例中，輕摻雜區域22係位於對應第一護部2011和第二護部2012處。例如輕摻雜區域22的邊界(即第4圖和第5A圖中一主動元件20內的虛線所指)係實質上對應第一護部2011和第二護部2012邊寬的中間，如第4圖和第5A圖所示。

再者，各主動元件20更包括具有第二導電態(例如N+)並形成於導電護欄結構201之第一區域201a內的一第一接觸區域(firstcontact region)211，和具有第二導電態(例如N+)並形成於導電護欄結構201之第二區域201b內一第二接觸區域(second contact region)213。且第一接觸區域211係與第一護部2011和中間部201m相隔開來，第二接觸區域213係與第二護部2012和中間部201m相隔開來。一實施例中，第一接觸區域211和第二接觸區域213可分別做為主動元件20的一汲極區域(drain region) 和一源極區域(source region)。

如第6圖所示，各主動元件20更包括一第一接點(first contact)251(例如是做為汲極)形成於第一接觸區域211，以及一第二接點(second contact)253(例如是做為源極)形成於第二接觸區域213。再者，一閘極接點(gate contact)255係接觸導電護欄結構201。一實施例中，閘極接點255可以形成於導電護欄結構201的中間部201m之第三接觸區域215上，其中閘極接點255對應地位於輕摻雜區域22內。然而，閘極接點255並不限制於圖示中所繪示之位置，也可能形成於其他位置，只要閘極接點255能與導電護欄結構201電性連接即可。

在製造過程中，導電護欄結構201的開口(對應第一區域201a和第二區域201b)形成後，係以摻雜少量第二導電態(如N-)不純物之方式於導電護欄結構201下方形成輕摻雜區域22，如第6圖所示。之後，於開口處形成適當尺寸的間隔物(spacers，如氧化物)24以定義出第一接觸區域211和第二接觸區域213。由於第一接觸區域211和第二接觸區域213的面積甚小(特別是對應用於小型電子產品之半導體元件)，可先形成第一接點251、第二接點253和閘極接點255，再以插塞植入(plug implant)方式摻雜高濃度之第二導電態不純物(如N+)於該些接點下方。然而，本揭露並不限於此製造方式。如前敘述之步驟僅為舉例說明之用，可視實際應用之條件所需而做適當的調整或變化。

根據一實施例，導電護欄結構201之材質可以是多晶矽，而導電護欄結構201的中間部201m可做為主動元件20之閘極(即多晶矽閘極)。第7圖繪示本揭露實施例之第4圖中之兩個相鄰主動元件，以及在主動元件的源極和汲極之間汲極電流之示意圖。請同時參照第4圖和第7圖。做為主動元件20之閘極的導電護欄結構201之中間部201m，係在沿著第一方向(如x-方向)上具有一有效通道寬度(effective channel width)W’，在沿著第二方向(如y-方向)上具有一通道長度(channel length)Lg。

一實施例中，第一方向(如x-方向)係垂直於第二方向(如y-方向)。如第4圖和第7圖所示，第一區域201a和第二區域201b係相隔了通道長度Lg之距離。再者，第一護部2011和第二護部2012沿著第一方向(如x-方向)各具有一寬度W2，第一區域201a和第二區域201b沿著第一方向各具有一寬度W。形成於第一接觸區域211之第一接點251和形成於第二接觸區域213之第二接點253可分別做為汲極和源極。如第7圖所示，在源極和汲極之間的汲極電流包括：在源極和汲極之間最短路徑流動的電流(即垂直線段)，和流動路徑較最短路徑更長的側邊電流(sidewall current，即兩側之曲線)。因此，實施例中主動元件20之一有效通道寬度W’係大約等於寬度W和兩倍寬度W2之總和(記為W+2×W2)。側邊電流有較長的有效通道長度，即大於Lg，而沒有雙峰漏電流的問題產生。一實施例中，當擴散區域DIF包括高濃度的第一導電態摻雜物例如P+，在輕摻雜區域22外側則形成P+包圍閘極而達到場絕緣(field isolation)。根據實施例，兩相鄰電晶體的寄生漏電流(parasitic leakage)可有效地被擴散區域DIF所抑制，而此抑制可因兩主動元件(如NMOS)之間的空間(Sl/S2)具有足夠濃度的P型摻雜(P+)而達成。第8圖為本揭露實施例之一MOSFET電晶體佈局的I_D-V_G特性曲線。第8圖係清楚顯示沒有雙峰漏電流產生，且實驗數值係與理論模型的模擬曲線理想重合。再者，當Vg低於0.7V時僅觀察到極低的漏電流值。

根據上述，應用有實施例之主動元件的半導體元件係具有幾個特性，例如：(1)沒有分隔的擴散區域DIF(無STI存在於元件的主動區)；(2)使用導電護欄結構(如多晶矽閘極)201本身來定義通道長度和通道寬度；(3)輕摻雜區域22(如N-)和摻雜區域22(如N+)(即第一接觸區域211、第二接觸區域213和閘極接觸區域215)係在各閘極區域裡隔絕；以及(4)在導電護欄結構201之間的隔離距離可用P+不純物而達到良好之場絕緣。相較於如第1圖所示之半導體元件的傳統佈局，實施例之半導體元件佈局(如第4圖所示)具有許多優點。例如，相鄰之主動元件20之間的空間(S1/S2)由於沒有淺溝渠隔離(STI)存在，因此實施例之設計可使半導體元件完全免除於任何STI邊緣效應(例如雙峰次臨界漏電流、崩潰電壓下降、不同STI佈局之差異等等)。再者，由於實施例的主動元件20特殊的構型，沒有如傳統之擴散區域DIF和多晶矽閘極之間交疊和延伸方式的存在，因此主動元件20之間的距離得以再縮減。

實施例之主動元件可應用於高壓(HV)半導體元件或低壓(LV)半導體元件。以下係說明一高壓半導體元件或一低壓半導體元件之中可實行的其中一種設計規則。但，以下提出之相關參數數值係僅為例示之用，並非用以限制本揭露欲保護之範圍。

請參照第4圖，可代表一實施例中一低壓半導體元件之佈局。對於在3V下操作的一NAND快閃記憶體之元件來說，最大偏壓需約在3.8V左右。以下係提出在3V下操作之一低壓半導體元件的一組相關參數作說明。一實施例中，對在3V下操作之低壓半導體元件，其通道長度Lg可約0.3μm至約0.4μm以支撐最大偏壓3.8V。第一區域201a和第二區域201b的最小寬度W約0.2μm，第一接觸區域211和第二接觸區域213的其中之一(即每一汲極/源極)具有約0.1μm×0.1μm之面積。第一護部2011和第二護部2012的最小寬度W2約0.1μm至約0.15μm。相鄰主動元件20的空間(假設S1=S2=S)例如是約0.18μm至約0.28μm的距離。再者，主動元件20之間距(pitch)DP約0.68μm。由於實施例之主動元件間距DP達到約0.68μm，因此符合NAND快閃記憶體的頁面緩衝電路設計(page buffer circuit design)。

第9圖為具有箝制位元線元件(BL Clamp Devices)之NAND快閃記憶體之頁面緩衝電路設計。在NAND快閃記憶體頁面緩衝設計中，BLC、BLK和BLC_I元件(及三個圈選區域之元件)是很重要的。這些元件需要有緊的臨界電壓(Vt)分佈以在感測時可精確地控制位元線偏壓。再者，由於許多頁面緩衝電路存在，因此需要一個可緊密配置元件的佈局規則存在。而實施例之元件特別符合此目的，其至少具有以下優點：包括(1)由於無須考慮擴散區域規則，因此實施例之佈局比傳統佈局可達到更緊密的配置間距；和(2)緊臨界電壓(Vt)分佈和沒有STI邊緣所引起的問題和變異。

第10圖係繪示一實施例中一高壓半導體元件之佈局。請參照上述關於實施例之主動元件的相關部件內容說明。且第10圖與第4圖中相同的元件係沿用相同標號以清楚呈現實施例。其細節(例如在多晶矽閘極內之輕摻雜區域22(N-)、在第一區域201a/第二區域201b內之第一接觸區域211/第二接觸區域213)已經記述如前，在此不再贅述。低壓和高壓半導體元件的設計主要的不同在於，高壓半導體元件中第一接觸區域211及第二接觸區域213分別到第一護部2011及第二護部2012的距離必須增加，以支撐高壓操作。由於接觸區域(211/213/215)的N+是在接觸蝕刻後進行，重摻雜接觸區域(211/213/215)會被限制在小面積的接觸區域。

以下係說明在30V下操作的一NAND快閃記憶體之高壓元件的其中一種設計規則。但，以下提出之相關參數數值係僅為例示之用，並非限制保護範圍之用。如第10圖所示，一實施例之一高壓半導體元件中，其通道長度Lg可約1.2μm至約2μm以支撐最大操作電壓30V。一實施例中，從接觸區域(即N+，第一接觸區域211及第二接觸區域213)到多晶矽閘極(即第一護部 2011及第二護部2012)的最小距離係記為d_offset，其距離d_offset係約0.5μm至約1μm以提供足夠的N+汲極偏移(N+drain offset)，因而降低GIDL(gate induced drain leakage)引起的崩潰。一實施例中，距離d_offset係約0.8μm。再者，一實施例中，第一接觸區域211和/或第二接觸區域213其中之一(即每一汲極/源極)具有約0.1μm×0.1μm之面積。一實施例中，第一護部2011和第二護部2012的最小寬度W2約0.2μm。因此，對一實施例之高壓半導體元件而言，距離d_offset(約0.5μm至1μm)與寬度W2(約0.2μm)的關係可表示為2.5×W2d_offset 5×W2。一實施例中，最小通道寬度W’約2.1μm。再者，相鄰主動元件20的空間(具有P型摻雜達到場絕緣)(假設S1=S2=S)係具有最小距離約1μm。

雖然上述實施例中係以第一井具有P型導電態和輕摻雜區域22具有N-導電態，但本揭露並不以此為限。對一PMOS製程，亦可應用本揭露，只要反轉井和接面的摻雜導電態即可。例如NMOS元件的P型井和N型輕摻雜區域22，在PMOS元件時取代為N型井和P型輕摻雜區域。因此，一CMOS中可包括共享一P型井之多個NMOS元件，和共享一N型井之多個PMOS元件。第11圖係繪示本揭露一實施例之其中一種可應用之包括多個主動元件之CMOS的佈局。對大型元件的一CMOS佈局設計，可將共享一P型井之多個NMOS元件和共享一N型井之多個PMOS元件分隔開來，如第11圖所示。

再者，實施例之主動元件亦可容易地形成於薄主體的矽覆絕緣(SOI，silicon-on-insulation)晶圓上。

擴散區域隔離(DIF isolation)可以在多晶矽蝕刻(自對準蝕刻)以形成導電護欄結構201時製作，因此，空間(S1/S2)可以進一步縮小。由於沒有井分離(well isolation)的考量，有可能可以在鄰近區域設計N/P MOSFET以使佈局最佳化。再者，由於缺少體接觸(body contact)而屬浮動基體(floating-body)MOSFET。

<相關實驗、模擬和結果>

許多相關實驗和模擬(例如電腦輔助設計與模擬軟體Technology Computer Aided Design，“TCAD”)係用來觀察實施例佈局設計之結果，以下係提出其中幾種證明實施例之佈局設計具有優異效果(例如主動元件之間具有良好的場絕緣，無STI電晶體的極微量之汲極電流等)。第12A-12D圖分別繪示根據TCAD模擬實驗之一實施例之無STI電晶體的立體圖、及沿YZ-平面、XZ-平面和XY-平面之剖面圖。請同時參照第4圖和前述相關參數之內容說明。在TCAD模擬實驗中，以“Gate 1”和“Gate 2”代表兩相鄰主動元件，且相關參數包括：GOX(閘極氧化物)=7nm，SPR=60nm，Lg(通道長度)=0.4μm，W1=0.2μm，W2=0.1μm，擴散接點(即N+，第一接觸區域211和第二接觸區域213)=0.1μm×0.1μm，P型丼到主動區域(AA)之距離=0.5μm，重摻雜濃度(HDD)=1×10²⁰cm^-3，輕摻雜濃度(LDD)=5×10¹⁸cm^-3，N+閘極摻雜濃度=1×10²⁰cm^-3，P型丼摻雜濃度=6×10¹⁷cm^-3，以及主動元件之間距(pitch)DP=0.68μm。

第13A圖繪示TCAD模擬實驗中實施例之無STI電晶體之I_D-V_G特性曲線。其中，係施加電壓Vg1和Vg2於實施例之無STI電晶體“Gate 1”和“Gate 2”元件。第13A圖中，兩TI_D-V_G特性曲線係分別由施加0V之Vg1和3.8V之Vg2的電壓而得。根據第13A圖的結果，變化施加於標示“Gate 2”之元件的偏壓並不會改變標示“Gate 1”之元件的I_D-V_G特性曲線，因此可證明實施例提供了良好的場絕緣。第13B圖是“Gate 1”和“Gate 2”元件中施加Vg1=0.5V、Vg2=3.8V和Vds=0.1V之電流密度模擬示意圖。從第13B圖之電流密度模擬可知，汲極電流大部分是沿最短距離之路徑流動，因此也可以將有效通道寬度視為等於W1。

第14A圖繪示TCAD模擬實驗中實施例之無STI電晶體之I_D-V_G特性曲線，其中係變化不同寬度W2為0.1μm、0.15μm和0.2μm。第14A圖中，無STI電晶體之相關參數包括：Vds=0.1V，Vg2=3.8V，W1=0.2μm，Lg=0.4μm和P型丼摻雜濃度=6×10¹⁷cm^-3。第14B圖繪示TCAD模擬實驗中實施例之無STI電晶體之I_D-V_G特性曲線，其中係變化不同通道長度Lg為0.25μm、0.3μm和0.4μm。第14B圖中，無STI電晶體之相關參數包括Vds=0.1V，Vg2=3.8V，W1=0.2μm，W2=0.1μm，和P型丼摻雜濃度=6×10¹⁷cm^-3。第14A圖和第14B圖之結果係指出窄通道(narrow-width)效應和短通道(short-channel)效應是鏡向的。再者，當W2=0.2um，主動元件之間的空間距離可以減縮至僅0.08μm，且也沒有觀察到會引起注意的漏電流增加幅度。

第15A圖為TCAD模擬實驗中，一實施例之無STI電晶體沿著XY-平面之剖面圖，其中係在主動元件的接觸區域上標示施加電壓。第15B-15D圖繪示TCAD模擬實驗中實施例之無STI電晶體之I_D-V_G特性曲線，其中第15B圖之Vg2=0V和Vd1=0.1V，第15C圖之Vg2=0V和Vd1=3.8V，第15D圖之Vg2=3.8V和Vd1=0.1V，以及第15E圖之Vg2=3.8V和Vd1=3.8V。根據第15B-15D圖之模擬實驗結果顯示，不論偏壓狀況，電晶體”Gate-2”的都維持極微小的汲極電流，表示有優異的場絕緣效果。

第16圖繪示TCAD模擬實驗中實施例之無STI電晶體中之I-V_d1特性曲線，其中Vg2=3.8V和Vg1=3.8V，且Id1曲線代表電晶體”Gate-1”的汲極電流，Id2曲線代表電晶體”Gate-2”的汲極電流，以及Ip-well曲線代表P型井的電流。根據第16圖之模擬實驗結果顯示，當Vd1增加時，P型井電流也隨之上升。但即使當Vd1增加至8V時，電晶體”Gate-2”的汲極電流Id2仍維持無限小。

綜上所述，應用實施例之主動元件的半導體元件中，其各主動元件係利用一導電護欄結構(如多晶矽閘極)來定義通道長度和寬度。實施例之半導體元件可包括NMOS、PMOS或CMOS。對NMOS，N+接面係被導電護欄結構(如多晶矽閘極)包圍，因此使主動元件(無STI)可被導電護欄結構(如多晶矽閘極)而自隔離(self-isolated)。再者，導電護欄結構外側的區域(即擴散區域DIF)可以摻雜P型不純物以達到場絕緣。實施例之半導體佈局設計可使半導體元件完全免除於任何STI邊緣效應，例如雙峰次臨界漏電流、崩潰電壓下降、不同STI佈局之差異等等，而可成功地解決傳統半導體元件會遭遇到STI邊緣效應的問題。再者，由於實施例的主動元件沒有如傳統之擴散區域DIF和多晶矽閘極之間交疊和延伸方式的存在，因此主動元件的設置間距(pitch)得以再進一步縮減。另外，模擬實驗的結果也證明了實施例之半導體元件可達到良好的場絕緣以及無法引起注意的漏電流增幅。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20‧‧‧主動元件

PW‧‧‧第一井