TWI559382B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法。

隨著半導體元件的積體化，為了達到高密度以及高效能的目標，在製造半導體元件時，傾向形成向上堆疊的結構，以更有效利用晶圓面積。因此，具有高深寬比(high aspect ratio)的半導體結構經常出現在小尺寸元件中。舉例而言，上述半導體結構例如是包括高深寬比的溝渠。

一般而言，在製造上述元件時包括將導體層填入高深寬比的溝渠。然而，由於導體層本身的溝填(gap filling)能力不佳，因此容易在溝渠中形成分散不均的孔洞(void)，造成半導體元件在電性測試時有不良的影響。並且，上述孔洞會使得溝渠兩旁產生不平衡的應力，造成溝渠之間的半導體結構產生微變形(microbending)，進而導致後續微影製程上對準(alignment)的困難度增加。因此，如何避免在高深寬比的溝渠中產生孔洞，以及防止半導體結構產生微變形的現象，為當前所需研究的課題。

本發明提供一種半導體元件的製造方法，可有效避免在將導體材料填入高深寬比的溝渠時形成分散不均的孔洞。

本發明提供一種半導體元件的製造方法，包括：在基底上形成多個鰭狀結構以及進行至少2次循環製程，以形成第一導體層。上述鰭狀結構之間具有溝渠。上述每一循環製程包括：沉積製程以及蝕刻製程。沉積製程係在上述溝渠中填入第一導體材料層。上述第一導體材料層覆蓋上述鰭狀結構的頂部以及側壁。蝕刻製程係移除部分上述第一導體材料層。上述第一導體層的第一厚度調整至小於上述第一導體層的第二厚度。上述第一厚度為位於上述鰭狀結構的上部側壁的上述第一導體層的厚度，上述第二厚度為位於上述鰭狀結構的下部側壁的上述第一導體層的厚度。

在本發明的一實施例中，在進行上述循環製程之後更包括：在上述溝渠中填入第二導體材料層。

在本發明的一實施例中，進行上述循環製程後，上述第一導體層的厚度由上述鰭狀結構的下部側壁至上述鰭狀結構的上部側壁遞減。

在本發明的一實施例中，進行上述循環製程後，上述第一導體層的表面與上述基底的表面之間的第一夾角小於上述鰭狀結構的側壁與上述基底的表面之間的第二夾角。

本發明提供一種半導體元件，包括：基底、多個鰭狀結構以及第一導體層。上述鰭狀結構位於上述基底上。上述第一導體層覆蓋上述鰭狀結構的側壁。上述第一導體層的第一厚度小於上述第一導體層的第二厚度。上述第一厚度為位於上述鰭狀結構的上部側壁的上述第一導體層的厚度，上述第二厚度為位於上述鰭狀結構的下部側壁的上述第一導體層的厚度。

在本發明的一實施例中，每一鰭狀結構包括：條狀層；以及電荷儲存層，覆蓋上述條狀層的頂部以及側壁。

在本發明的一實施例中，每一鰭狀結構包括：堆疊層；以及電荷儲存層。每一堆疊層包括交互堆疊的至少一第二導體層以及至少一介電層。電荷儲存層，覆蓋上述堆疊層的頂部以及側壁。

在本發明的一實施例中，上述半導體元件更包括：第二導體層，覆蓋上述第一導體層的表面以及上述電荷儲存層的頂部。

在本發明的一實施例中，上述第一導體層的厚度由上述鰭狀結構的下部側壁至上述鰭狀結構的上部側壁遞減。

在本發明的一實施例中，上述第一導體層的表面與上述基底的表面之間的第一夾角小於上述鰭狀結構的側壁與上述基底的表面之間的第二夾角。

本發明又提供一種半導體元件的製造方法，包括：在基底上形成多個鰭狀結構，上述鰭狀結構之間具有溝渠；在上述溝渠中填入導體層，上述導體層包括多數個導體材料層，且覆蓋上 述鰭狀結構的頂部以及側壁；以及將至少一導體材料層的第一厚度調整至小於上述導體材料層的第二厚度，其中上述第一厚度為位於上述鰭狀結構的上部側壁的上述導體材料層的厚度，上述第二厚度為位於上述鰭狀結構的下部側壁的上述導體材料層的厚度。

在本發明的一實施例中，將上述第一厚度與上述第二厚度之間的差值調整至大於1Å且小於10Å。

在本發明的一實施例中，上述導體材料層的厚度由上述鰭狀結構的下部側壁至上述鰭狀結構的上部側壁遞減。

在本發明的一實施例中，上述導體材料層的表面與上述基底的表面之間的第一夾角小於上述鰭狀結構的側壁與上述基底的表面之間的第二夾角。

基於上述，本發明藉由使覆蓋鰭狀結構側壁的第一導體材料層的第一厚度(位於鰭狀結構的上部側壁的第一導體材料層的厚度)小於導體材料層的第二厚度(位於上述鰭狀結構的下部側壁的上述第一導體材料層的厚度)，可有效避免在將導體材料填入高深寬比的溝渠時形成分散不均的孔洞，進而改善半導體元件的電性表現。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧基底

12、12a、16、16a‧‧‧介電層

14、14a、32b、38、40a‧‧‧導體層

18、18a‧‧‧堆疊層

20、20a‧‧‧硬罩幕層

22、22a‧‧‧電荷儲存層

32、40、32a‧‧‧導體材料層

38a‧‧‧條狀層

50‧‧‧圖案化的光阻層

100、200、300、400‧‧‧半導體元件

101、201‧‧‧鰭狀結構

A-A’‧‧‧線

C‧‧‧轉角部

D1、D2‧‧‧方向

T‧‧‧溝渠

t1‧‧‧厚度

t2‧‧‧厚度

θ1‧‧‧夾角

θ2‧‧‧夾角

θ3‧‧‧夾角

圖1A為依照本發明的一實施例所繪示的半導體元件的上視示意圖。

圖1B為沿圖1A之A-A’線所繪示的半導體元件的剖面示意圖。

圖2為依照本發明的另一實施例所繪示的半導體元件的剖面示意圖。

圖3A至圖3F為依照本發明的一實施例所繪示的半導體元件的製造方法的剖面示意圖。

圖4A至圖4B為依照本發明的另一實施例所繪示的半導體元件的製造方法的剖面示意圖。

圖1A為依照本發明的一實施例所繪示的半導體元件的上視示意圖。圖1B為沿圖1A之A-A’線所繪示的半導體元件的剖面示意圖。

請參照圖1A以及圖1B，半導體元件100包括基底10、圖案化的介電層12a、多個鰭狀結構101、多個導體層32b以及多個導體層40a。基底10可包括半導體材料、絕緣體材料、導體材料或上述材料的任意組合。基底10的材質例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組 中的至少一種物質所構成的材質或任何適合用於本發明製程的物理結構。基底10包括單層結構或多層結構。此外，也可使用絕緣層上矽(silicon on insulator，SOI)基底。基底10例如是矽或矽化鍺。

圖案化的介電層12a位於基底10上。介電層12a包括氧化物、氮化物、氮氧化物或是介電常數小於4的低介電常數材料。在一實施例中，介電層12a例如是底氧化層(bottom oxide layer，BOX)。介電層12a的厚度例如是介於3000Å至4000Å之間。

多個鰭狀結構101位於介電層12a上。每一鰭狀結構101沿著第一方向D1延伸。相鄰兩個鰭狀結構101之間具有溝渠T。溝渠T可以是任意長度、寬度、形狀的溝渠。溝渠T可為寬溝渠或窄溝渠。在一實施例中，溝渠T的寬度例如是介於200Å至300Å之間；深度例如是介於5000Å至6000Å間。換言之，溝渠T具有較大的深寬比。在一實施例中，溝渠T的深寬比例如是介於16至30之間。溝渠T的剖面可為任意形狀，例如是V型、U型、菱形或其組合，但本發明不以此為限。

每一鰭狀結構101例如是包括堆疊層18a以及電荷儲存層22a。每一堆疊層18a包括交互堆疊的至少一導體層14a以及至少一介電層16a。在一實施例中，導體層14a位於介電層12a上，且介電層16a位於導體層14a上，但本發明不以此為限。在另一實施例中，介電層16a也可以是位於介電層12a上。導體層14a與介電層16a相互交替的往基底10上方堆疊，以形成堆疊層18a。 在幾何形狀方面，每一鰭狀結構101的側壁與基底10的表面之間的夾角θ2例如是大於85.0度，且小於89.9度。另一方面，每一堆疊層18a的轉角部C可以具有一弧度。介電層16a可與介電層12a的材料相同或相異。介電層16a的材料可以包括氧化物、氮化物、氮氧化物或是介電常數小於4的低介電常數材料。介電層16a的厚度例如是介於300Å至500Å之間。導體層14a的材料包括未摻雜的半導體或是經摻雜的半導體，例如是多晶矽或是摻雜的多晶矽。導體層14a的厚度例如是介於200Å至300Å之間。在一實施例中，導體層14a例如是做為半導體元件100的位元線或字元線。另外，在此實施例中，鰭狀結構101例如是在由彼此相互交替的多晶矽層及氧化層所構成的堆疊層18a上具有電荷儲存層22a。

請繼續參照圖1A以及圖1B，每一鰭狀結構101可以選擇性地更包括硬罩幕層20a。硬罩幕層20a例如是位於鰭狀結構101的最上層，但本發明不以此為限。硬罩幕層20a可為單層或多層。硬罩幕層20a的材料例如是氧化矽、氮化矽或其他具有高楊氏模數(Young’s modulus)的材料。硬罩幕層20a的厚度例如是介於4000Å至5000Å之間。

電荷儲存層22a覆蓋堆疊層18a的側壁、硬罩幕層20a的側壁以及硬罩幕層20a的頂部。電荷儲存層22a的材料包括氧化物、氮化物或其組合。具體而言，電荷儲存層22a的材料包括氮化矽、氧化矽或其組合。電荷儲存層22a可以是單層或多層。 在一實施例中，電荷儲存層22a例如是單層的氧化矽層。在另一實施例中，電荷儲存層22a例如是由氧化層/氮化層/氧化層(Oxide-Nitride-Oxide，ONO)所構成的複合層。電荷儲存層22a的厚度例如是介於200Å至300Å之間。

導體層32b位於溝渠T中的電荷儲存層22a上，且覆蓋電荷儲存層22a的部分側壁。換言之，導體層32b覆蓋每一鰭狀結構101的側壁。導體層32b可為單層或多層。值得注意的是，導體層32b的第一厚度t1小於導體層32b的第二厚度t2。第一厚度t1指的是為位於鰭狀結構101的上部側壁的導體層32b的厚度，第二厚度t2指的是位於鰭狀結構101的下部側壁的導體層32b的厚度。另外，於導體層32b為多層結構時，第一厚度t1以及第二厚度t2所指的是多層導體層的厚度總和。也就是說，只要至少一層導體層具有如下的厚度分佈即可：位於鰭狀結構101的上部側壁的導體層的厚度小於位於鰭狀結構101的下部側壁的導體層的厚度。在一實施例中，每一層導體層均具有上述厚度分佈。在一實施例中，導體層32b的厚度由每一鰭狀結構101的下部側壁至每一鰭狀結構101的上部側壁遞減。在一實施例中，第一厚度t1與第二厚度t2之間的差值大於1Å且小於10Å，但本發明並不限於此。在另一實施例中，導體層32b的表面與基底10的表面之間的夾角θ1小於每一鰭狀結構101的側壁與基底10的表面之間的夾角θ2。每一導體層32b沿著第二方向D2延伸。第二方向D2與第一方向D1不同。第二方向D2例如是與第一方向D1正交。 每一導體層32b位於溝渠T中且覆蓋鰭狀結構101的部分側壁。導體層32b的材料例如是多晶矽、摻雜的多晶矽、金屬材料或其組合。摻雜的多晶矽例如是N+摻雜多晶矽或P+摻雜多晶矽。導體層32b的厚度例如是介於10Å至50Å之間。

導體層40a位於鰭狀結構101的電荷儲存層22a上，且延伸到溝渠T之中，與導體層32b電性連接。導體層40a的材料例如是多晶矽、摻雜的多晶矽、金屬材料或其組合。導體層40a沿著第二方向D2延伸。摻雜的多晶矽例如是N+摻雜多晶矽或P+摻雜多晶矽。導體層40a的厚度例如是介於1000Å至1400Å之間。

導體層40a與導體層32b例如是共同做為半導體元件100的字元線或位元線。值得注意的是，當導體層40a與導體層32b例如是做為半導體元件100的字元線時，位於鰭狀結構101中的導體層14a則做為位元線。同理，當導體層40a與導體層32b例如是做為半導體元件100的位元線時，位於鰭狀結構101中的導體層14a則做為字元線。

雖然上述實施例中例示了由堆疊層18a以及電荷儲存層22a構成鰭狀結構101的情況，但本發明的半導體元件並不限於此，以下將會再列舉另一實施例以說明這一點。另外，在以下的說明中將會省略類似於上述實施例的流程以及構件的說明。

圖2為依照本發明的另一實施例所繪示的半導體元件的剖面示意圖。

請同時參照圖1 A、圖1B以及圖2，與上述實施例不同 的是，本發明的另一實施例的半導體元件200與上述半導體元件100相似，但每一鰭狀結構201包括條狀層38a以及電荷儲存層22a。條狀層38a不包括上述的介電層16a，而是由導體材料所構成。導體材料層例如是多晶矽、摻雜的多晶矽、金屬材料或其組合。摻雜的多晶矽例如是N+摻雜多晶矽或P+摻雜多晶矽。電荷儲存層22a覆蓋條狀層38a的頂部以及側壁。

以下將針對本發明的半導體元件的製造方法進行說明。

圖3A至圖3F為依照本發明的一實施例所繪示的半導體元件的製造方法的剖面示意圖。

請參照圖3A，提供基底10。基底10的材料如上所述，於此不再加以贅述。接著，在基底10上形成介電層12。介電層12的材料及厚度如同上文中說明介電層12a的部分所述。介電層12的形成方法例如是熱氧化法或化學氣相沈積法。

然後，在介電層12上形成多個堆疊層18。具體而言，形成堆疊層18的步驟例如是形成交互堆疊的導體層14以及介電層16。每一堆疊層18的形成方法包括先在介電層12上形成導體層14，再於導體層14上形成介電層16，但本發明不以此為限。在另一實施例中，形成堆疊層18的方法包括在介電層12上依序形成多數個導體層14以及多數個介電層16。導體層14的材料及厚度如同上文中說明導體層14a的部分所述。導體層14的形成方法包括化學氣相沈積法。介電層16的材料及厚度如同上文中說明介電層16a的部分所述。介電層16的形成方法例如是熱氧化法或化學 氣相沈積法。

之後，在最上層的堆疊層18上形成硬罩幕層20。硬罩幕層20的材料及厚度如同上文中說明硬罩幕層20a的部分所述。形成硬罩幕層20的方法包括化學氣相沈積法或有機金屬化學氣相沈積法(MOCVD)。接著，於硬罩幕層20上形成圖案化的光阻層50。

請同時參照圖3A以及圖3B，以圖案化的光阻層50為罩幕並進行蝕刻，以在基底10上形成多個堆疊層18a，並在堆疊層18a之間形成多數個溝渠T。對半導體元件200進行蝕刻的方法包括以圖案化的光阻層50為罩幕，對硬罩幕層20進行蝕刻，以將圖案化的光阻層50的圖案轉移至硬罩幕層20。蝕刻的方式包括非等向性蝕刻，例如是乾式蝕刻法。乾式蝕刻法可以是濺鍍蝕刻、反應性離子蝕刻等。接著，移除圖案化的光阻層50。然後，以圖案化的硬罩幕層20a為罩幕，對多個介電層16、多個導體層14以及介電層12進行蝕刻，以在基底10上形成多個堆疊層18a。此外，每一堆疊層18a的側壁與基底10的表面之間的夾角θ3例如是大於85.0度，且小於89.9度。另一方面，亦可使每一堆疊層18a的轉角部C具有一弧度。

然後，請參照圖3C，於基底10上形成電荷儲存層22。以形成鰭狀結構101。電荷儲存層22沿著堆疊層18a的頂面及側壁共形地形成。換言之，電荷儲存層22覆蓋堆疊層18a的頂部以及側壁。電荷儲存層22的材料及厚度如前述。電荷儲存層22的 形成方法例如是化學氣相沈積法或熱氧化法。

請參照圖3C~圖3E，進行至少2次的循環製程，例如是2次至10次，以在溝渠T中形成單層或多層的導體層32a。在本說明書中，所謂進行1次的循環製程指的是進行一次沉積製程以及一次蝕刻製程。更具體地說，請參照圖3C，沉積製程指的是在溝渠T中填入導體材料層32(如圖3D所示)，導體材料層32是共形地形成在電荷儲存層22上。在一實施例中，導體材料層32的材料例如是多晶矽、摻雜的多晶矽、金屬材料或其組合。沉積製程可以是原子層沈積製程或化學氣相沉積製程。

請參照圖3D與圖3E，循環製程指的蝕刻製程指的是移除部分導體材料層32，以不均勻地削減導體材料層32的厚度。在進行至少2次的循環製程之後，所形成的導體層32a的第一厚度t1會小於導體層32a的第二厚度t2。第一厚度t1指的是為位於鰭狀結構101的上部側壁的導體層32a的厚度，第二厚度t2指的是位於鰭狀結構101的下部側壁的導體層32a的厚度。蝕刻製程可包括等向性蝕刻製程或非等向性蝕刻製程。另外，於導體層32a為多層結構時，第一厚度t1以及第二厚度t2所指的是在不同位置之多層導體材料層的厚度總和。也就是說，只要導體層32a中的至少一層導體材料層具有如下的厚度分佈即可：位於鰭狀結構101的上部側壁的導體材料層的厚度小於位於鰭狀結構101的下部側壁的導體材料層的厚度。在一實施例中，導體層32a中的每一層導體材料層均具有上述厚度分佈。在一實施例中，位於電荷儲存 層22的頂部上的導體材料層32以及電荷儲存層22的一部分亦被移除。在一實施例中，上述的蝕刻製程中電荷儲存層22的頂部被圓化，因此在進行上述蝕刻製程後，電荷儲存層22a的頂部呈現圓弧狀，有利於在後續的製程中將導體材料層填入於溝渠中，進而避免形成分散不均的孔洞。

在一示範實施例中，導體層32a的厚度由鰭狀結構101的下部側壁至鰭狀結構101的上部側壁遞減。在另一示範實施例中，重複進行循環製程，以使第一厚度t1與第二厚度t2之間具有差值，此差值大於1Å且小於10Å，但本發明並不限於此。在另一實施例中，導體層32a的表面與基底10的表面之間的夾角θ1小於每一鰭狀結構101的側壁與基底10的表面之間的夾角θ2。

接著，請參照圖3F，在鰭狀結構101的電荷儲存層22a的頂部以及導體層32a的表面上形成導體材料層40。導體材料層40填滿溝渠T並與導體層32a電性連接。導體材料層40的材料例如是多晶矽、摻雜的多晶矽、金屬材料或其組合。摻雜的多晶矽例如是N+摻雜多晶矽或P+摻雜多晶矽。形成導體材料層40的方法包括化學氣相沈積法。在一實施例中，亦可對所形成的導體層32a與導體材料層40進行熱處理，以使導體層32a與導體材料層40中的孔洞擴散至外部或聚集在溝渠T的頂部。進行上述熱處理的方式例如是快速使所形成的導體層32a與導體材料層40升溫至800℃~1100℃並立即冷卻至25℃~100℃，或者是加熱至600℃~1000℃後持溫1小時~24小時。升溫的速率例如是300℃/ 小時~500℃/小時。熱處理的環境例如是在氫氣氣氛下。升溫的方式例如是使用雷射脈衝進行加熱。

接著，請同時參照圖1A、圖1B以及圖3F，圖案化導體層32a、導體材料層40，以在基底10上形成多個導體層32b、多個導體層40a。每一導體層32b延伸的方向與鰭狀結構101延伸的方向不同，例如是互相垂直。每一導體層32b位於溝渠T中且覆蓋鰭狀結構101的部分側壁。每一導體層40a位於鰭狀結構101的電荷儲存層22a上，且延伸到溝渠T之中，同時亦覆蓋導體層32b的表面。每一導體層40a也覆蓋鰭狀結構101頂面上的電荷儲存層22a。

值得注意的是，由於本發明是利用循環製程先在鰭狀結構側壁上形成上薄下厚的導體層32a，以降低溝渠的深寬比，因此，後續在形成導體材料層40較容易填入於溝渠，因此相較於習知直接在溝渠填入導體材料層的元件，本發明的半導體元件300較不容易於溝渠T中產生孔洞。

雖然上述實施例中例示了由堆疊層18a以及電荷儲存層22a構成鰭狀結構101的情況，但本發明的半導體元件的製造方法並不限於此，以下將會再列舉另一實施例以說明這一點。另外，在以下的說明中將會省略類似於上述實施例的流程以及構件的說明。

圖4A至圖4B為依照本發明的另一實施例所繪示的半導體元件的剖面示意圖。

請參照圖4A，與上述實施例不同的是，本發明的另一實施例的半導體元件400的製造方法與上述半導體元件300的製造方法相似，但在基底10上形成介電層12之後會在介電層12上形成導體層38而不形成上述的介電層16。導體層38的材料如同上文中說明條狀層38a的部分所述，故於此不再贅述。形成導體層38的方法包括化學氣相沈積法。之後，在導體層38上形成硬罩幕層20，並於硬罩幕層20上形成圖案化的光阻層50。

請參照圖4B，以圖案化的光阻層50為罩幕並進行蝕刻，以在基底10上形成多個條狀層38a，並在條狀層38a之間形成多個溝渠T。對半導體元件400進行蝕刻的方法已於上述實施例中詳述，故於此不再贅述。

請同時參照圖2以及圖4B，之後的形成電荷儲存層22a以形成多個鰭狀結構201的步驟、形成導體材料層32、40的步驟以及削減導體材料層32的厚度的步驟及其細節皆已於上述實施例的說明中詳述，故於此不再贅述。

綜上所述，本發明在鰭狀結構的側壁形成上薄下厚的第一導體材料層，使得後續形成的第二導體材料層具有較好的溝填性，因此，可有效避免在將導體材料填入高深寬比的溝渠時形成分散不均的孔洞，進而改善半導體元件的電性表現。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍 當視後附的申請專利範圍所界定者為準。

10‧‧‧基底

12a、16a‧‧‧介電層

14a、32b、40a‧‧‧導體層

18a‧‧‧堆疊層

20a‧‧‧硬罩幕層

22a‧‧‧電荷儲存層

100‧‧‧半導體元件

101‧‧‧鰭狀結構

C‧‧‧轉角部

T‧‧‧溝渠

t1‧‧‧厚度

t2‧‧‧厚度

θ1‧‧‧夾角

θ2‧‧‧夾角

Claims (14)

1. 一種半導體元件的製造方法，包括：在一基底上形成多個鰭狀結構，該些鰭狀結構之間具有一溝渠；以及進行至少2次循環製程，以形成一第一導體層，其中該每一循環製程包括：一沉積製程，在該溝渠中填入一第一導體材料層，該第一導體材料層覆蓋該些鰭狀結構的頂部以及側壁；以及一蝕刻製程，移除部分該第一導體材料層，其中該第一導體層的一第一厚度調整至小於該第一導體層的一第二厚度，其中該第一厚度為位於該些鰭狀結構的上部側壁的該第一導體層的厚度，該第二厚度為位於該些鰭狀結構的下部側壁的該第一導體層的厚度。
2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中在進行該些循環製程之後更包括：在該溝渠中填入一第二導體材料層。
3. 如申請專利範圍第1項所述的半導體元件的製造方法，其中進行該些循環製程，以使該第一導體層的厚度由該些鰭狀結構的下部側壁至該些鰭狀結構的上部側壁遞減。
4. 如申請專利範圍第1項所述的半導體元件的製造方法，其中進行該些循環製程，以使該第一導體層的表面與該基底的表面之間的一第一夾角小於該些鰭狀結構的側壁與該基底的表面之 間的一第二夾角。
5. 一種半導體元件，包括：一基底；多個鰭狀結構，位於該基底上；以及一第一導體層，覆蓋該些鰭狀結構的側壁，其中該第一導體層的一第一厚度小於該第一導體層的一第二厚度，該第一厚度為位於該些鰭狀結構的上部側壁的該第一導體層的厚度，該第二厚度為位於該些鰭狀結構的下部側壁的該第一導體層的厚度。
6. 如申請專利範圍第5項所述的半導體元件，其中每一鰭狀結構包括：一條狀層；以及一電荷儲存層，覆蓋該條狀層的頂部以及側壁。
7. 如申請專利範圍第5項所述的半導體元件，其中每一鰭狀結構包括：一堆疊層，每一堆疊層包括交互堆疊的至少一第二導體層以及至少一介電層；以及一電荷儲存層，覆蓋該堆疊層的頂部以及側壁。
8. 如申請專利範圍第5項所述的半導體元件，更包括：一第二導體層，覆蓋該第一導體層的表面以及該電荷儲存層的頂部。
9. 如申請專利範圍第5項所述的半導體元件，其中該第一 導體層的厚度由每一鰭狀結構的下部側壁至每一鰭狀結構的上部側壁遞減。
10. 如申請專利範圍第5項所述的半導體元件，其中該第一導體層的表面與該基底的表面之間的一第一夾角小於每一鰭狀結構的側壁與該基底的表面之間的一第二夾角。
11. 一種半導體元件的製造方法，包括：在一基底上形成多個鰭狀結構，該些鰭狀結構之間具有一溝渠；在該溝渠中填入一導體層，該導體層包括多數的導體材料層，且覆蓋該些鰭狀結構的頂部以及側壁；以及將至少一導體材料層的一第一厚度調整至小於該導體材料層的一第二厚度，其中該第一厚度為位於該些鰭狀結構的上部側壁的該導體材料層的厚度，該第二厚度為位於該些鰭狀結構的下部側壁的該導體材料層的厚度。
12. 如申請專利範圍第11項所述的半導體元件的製造方法，其中將該第一厚度與該第二厚度之間的差值調整至大於1Å且小於10Å。
13. 如申請專利範圍第11項所述的半導體元件的製造方法，其中使該導體材料層的厚度由該些鰭狀結構的下部側壁至該些鰭狀結構的上部側壁遞減。
14. 如申請專利範圍第11項所述的半導體元件的製造方法，其中使該導體材料層的表面與該基底的表面之間的一第一夾角小 於該些鰭狀結構的側壁與該基底的表面之間的一第二夾角。