TWI549258B - 靜電防護電路及積體電路 - Google Patents

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Description

靜電防護電路及積體電路
本發明係關於一種靜電防護電路及積體電路。
靜電放電(electrostatic discharge,ESD)是造成大多數的電子元件或電子系統故障與損壞的主要因素。靜電放電的產生大多由於人為因素，但是又很難避免，例如電子元件或系統在製造、生產、組裝、測試、存放和搬運等的過程中，靜電會累積在人體、儀器及儲放設備之中，甚至在電子元件本身也會累積靜電，而人們可能在不知情的情況下，使這些物體相互接觸，因而形成了一放電路徑，使得電子元件或系統遭到靜電放電的破壞。這種破壞可能會導致半導體元件或電腦系統永久性的毀壞，使電子產品或系統工作不正常。為了保證電子電路的效能，尤其積體電路晶片，皆必須備有靜電放電防護電路。
根據電晶體的理論，當電晶體的尺寸縮小時，可獲得較高的工作頻率，因此在元件製程進入奈米領域之後，隨著縮微(scaled down)技術的快速發展，電晶體的操作頻率也得以順利地提昇。然而，對縮微化的電晶體而言，靜電放電是影響其可靠度的最主要因素，因此，必須設計出適當的靜電放電防護電路，以避免電路元件被靜電所破壞。尤其在高頻的積體電路的應用中，例如操作頻率由數GHz不斷提升至數十GHz、甚至上百GHz時，靜電放電防護電路不只需要有夠高的靜電放電耐受度，還必須具有非常低的寄生電容，否則寄生電容所造成的負載將造成電路的性能衰減。
本發明之目的為提供一種之靜電防護電路及積體電路。本發明提出的靜電防護電路不僅具有相當好的靜電防護能力，也具有非常低的 寄生電容值，更不會造成積體電路的性能損耗。
為達上述目的，依據本發明之一種靜電防護電路與一高頻電 路配合，並包括一矽控整流元件及一電感元件。矽控整流元件由一第一P型半導體材料、一第一N型半導體材料、一第二P型半導體材料及一第二N型半導體材料依序連接而形成，並具有一第一端及一第二端，第一端電性耦接第一P型半導體材料，第二端電性耦接第二N型半導體材料。電感元件的一端電性耦接於第一端，其另一端電性耦接於第一N型半導體材料，或電感元件的一端電性耦接於第二端，其另一端電性耦接於第二P型半導體材料。
為達上述目的，依據本發明之一種積體電路包括一內部電路 以及一靜電防護電路。靜電防護電路與內部電路電性耦接，並具有一矽控整流元件及一電感元件，矽控整流元件由一第一P型半導體材料、一第一N型半導體材料、一第二P型半導體材料及一第二N型半導體材料依序連接而形成，矽控整流元件具有一第一端及一第二端，第一端電性耦接第一P型半導體材料，第二端電性耦接第二N型半導體材料，電感元件的一端電性耦接於第一端，其另一端電性耦接於第一N型半導體材料，或電感元件的一端電性耦接於第二端，其另一端電性耦接於第二P型半導體材料。
在一實施例中，靜電防護電路更包括一觸發單元，其一端電 性耦接於第一N型半導體材料，其另一端電性耦接於第二P型半導體材料。
在一實施例中，靜電防護電路更具有一共振頻率，高頻電路 具有一操作頻率，且共振頻率與操作頻率相同。
在一實施例中，共振頻率等於1/2π，且L為電感元件的電感值，C為第一P型半導體材料與第一N型半導體材料之間的寄生電容值，或第二P型半導體材料與第二N型半導體材料之間的寄生電容值。
在一實施例中，高頻電路具有至少一訊號輸入端或至少一訊號輸出端，第一端電性耦接訊號輸入端或訊號輸出端。
承上所述，因本發明之靜電防護電路及積體電路中，靜電防護電路包括一矽控整流元件及一電感元件，矽控整流元件由第一P型半導 體材料、第一N型半導體材料、第二P型半導體材料及第二N型半導體材料依序連接而形成，且電感元件的一端可電性耦接於矽控整流元件的第一端，其另一端電性耦接於第一N型半導體材料，或者電感元件的一端可電性耦接於矽控整流元件的第二端，其另一端電性耦接於第二P型半導體材料。藉此，透過電感元件可抵消矽控整流元件的寄生電容，使得本發明提出的靜電防護電路不僅具有相當好的靜電防護能力，也具有非常低的寄生電容值，更不會造成積體電路的性能損耗。
1、1a‧‧‧靜電防護電路
11‧‧‧矽控整流元件
111‧‧‧第一P型半導體材料
112‧‧‧第一N型半導體材料
113‧‧‧第二P型半導體材料
114‧‧‧第二N型半導體材料
12‧‧‧電感元件
13‧‧‧觸發單元
2‧‧‧高頻電路
21‧‧‧內部電路
22‧‧‧電源箝制靜電防護電路
3‧‧‧積體電路
C1、C2、C3、C4‧‧‧電容值
E1‧‧‧第一端
E2‧‧‧第二端
E3‧‧‧第三端
I‧‧‧訊號輸入端
L‧‧‧電感值
ND‧‧‧負靜電電壓至第一電壓的電流路徑
NS‧‧‧負靜電電壓至第二電壓的電流路徑
PD‧‧‧正靜電電壓至第一電壓的電流路徑
PS‧‧‧正靜電電壓至第二電壓的電流路徑
R1、R2‧‧‧電阻
T1、T2‧‧‧電晶體
VDD‧‧‧第一電壓
VSS‧‧‧第二電壓
圖1為本發明較佳實施例之一種靜電防護電路與一高頻電路配合應用的示意圖。
圖2A為本發明較佳實施例之靜電防護電路的示意圖。
圖2B為圖2A之靜電防護電路的等效電路示意圖。
圖2C為圖2B之簡化的等效電路示意圖。
圖3為應用於60GHz的高頻電路之靜電放電防護設計的訊號示意圖。
圖4為高頻電路與靜電防護電路在遭受靜電轟擊時的導通示意圖。
圖5A為本發明另一實施態樣之靜電防護電路的示意圖。
圖5B為圖5A之靜電防護電路的等效電路示意圖。
圖5C為圖5B之簡化的等效電路示意圖。
圖6為本發明較佳實施例之一種積體電路的示意圖。
以下將參照相關圖式，說明依本發明較佳實施例之靜電防護電路及積體電路，其中相同的元件將以相同的參照符號加以說明。
請參照圖1所示，其為本發明較佳實施例之一種靜電防護電路1與一高頻電路2配合應用的示意圖。
高頻電路2電性耦接於一第一電壓VDD與一第二電壓VSS之間，而且係利用靜電防護電路1作為高頻電路2的靜電放電防護電路。其中，第一電壓VDD可例如為一正電壓，而第二電壓VSS的電壓可例如為0(即接地)，且第一電壓VDD與第二電壓VSS的壓差為高頻電路2的操作電 壓。高頻電路2具有至少一訊號輸入端I或至少一訊號輸出端，且靜電防護電路1電性耦接訊號輸入端I或訊號輸出端。本實施例高頻電路2只顯示一個訊號輸入端I，且一個靜電防護電路1電性耦接於高頻電路2的訊號輸入端I與第二電壓VSS之間。不過，於實際應用時，可於高頻電路2的每一個訊號輸入端I或每一個訊號輸出端分別電性耦接一個靜電防護電路1，以提供靜電放電至電源線路徑的完整保護。此外，高頻電路2具有一內部電路21及一電源箝制靜電防護電路(power-rail ESD clamp circuit)22。內部電路21與電源箝制靜電防護電路22電性並聯，以藉由靜電防護電路1與電源箝制靜電防護電路22來實現全面的靜電防護設計。
請參照圖2A至圖2C所示，其中，圖2A為本發明較佳實 施例之靜電防護電路1的示意圖，圖2B為圖2A之靜電防護電路1的等效電路示意圖，而圖2C為圖2B之簡化的等效電路示意圖。其中，圖2A及圖2C未顯示圖2B的觸發單元13。
如圖2A所示，靜電防護電路1包含一矽控整流元件11(俗 稱矽控整流器，silicon-controlled rectifier,SCR)。矽控整流元件11係由一第一P型半導體材料111、一第一N型半導體材料112、一第二P型半導體材料113及一第二N型半導體材料114依序連接而形成。其中，P型半導體材料及N型半導體材料的技術內容為習知技術，本發明不多作說明。矽控整流元件11(矽控整流器)為三端點的閘流體(thyristor)元件，並具有一第一端E1、一第二端E2及一第三端E3。其中，第一端E1為矽控整流元件11之陽極(anode)，第二端E2為矽控整流元件11之陰極(cathode)，且第三端E3為矽控整流元件11之閘極(gate)。第一端E1電性耦接第一P型半導體材料111及高頻電路2的訊號輸入端I。第二端E2電性耦接第二N型半導體材料114及第二電壓VSS，而第三端E3電性耦接第二P型半導體材料113。
由於矽控整流元件11為四層半導體結構，此四層半導體結 構會導致閂鎖效應(latchup)問題，但是在靜電放電防護能力上，矽控整流元件11具有相當優秀的能力，其能在很小的佈局面積下提供相當高的靜電放電耐受度，且當積體電路的操作電壓隨著先進製程逐漸下降的情況 下，矽控整流元件11所導致閂鎖效應的風險也漸漸地降低，因此，本發明利用矽控整流元件11來作為高頻電路2的靜電放電防護電路的元件。不過，為了降低矽控整流元件11的寄生效應，靜電防護電路1更包括一電感元件12(俗稱電感器，inductor，電感值為L)，並將電感元件12嵌入矽控整流元件11中，藉此可降低矽控整流元件11的寄生電容值。在本實施例中，電感元件12的一端是電性耦接於第一端E1，其另一端電性耦接於第一N型半導體材料112。
如圖2B所示，矽控整流元件11的等效電路包含一電晶體 T1與一電晶體T2。其中，電晶體T1為PNP雙載子電晶體(BJT Transistor)，而電晶體T2為NPN雙載子電晶體。電晶體T1的射極(emitter)耦接於第一端E1(第一端E1耦接於訊號輸入端I)及電感元件12的一端，其基極(base)耦接於電晶體T2的集極(collector)，並透過一電阻R1(電晶體T1的寄生電阻)耦接於電感元件12的另一端，其集極耦接於電晶體T2的基極及第三端E3，並透過一電阻R2(電晶體T2的寄生電阻)耦接於第二端E2，且電晶體T2的射極耦接於第二端E2(第二端E2耦接於第二電壓VSS)。
另外，由於較高的觸發電壓與較慢的導通速度使得矽控整流 元件11在實際應用上必須搭配有效的觸發(trigger)設計。為了使矽控整流元件11在靜電放電發生時能更快速地導通，因此可利用基體觸發(substrate-trigger)技術，使矽控整流元件11的觸發電壓降低。因此，本實施例之靜電防護電路1更可包括一觸發單元13，觸發單元13的一端電性耦接於第一N型半導體材料112，其另一端電性耦接於第二P型半導體材料113。於此，觸發單元13係電性耦接於電晶體T1的基極及電晶體T2的基極之間。觸發單元13例如可發出一觸發訊號(可為脈衝波)，觸發訊號可提供足夠大的電流讓電晶體T1、T2更快速的導通，藉此使矽控整流元件11在靜電放電發生時能更快速地將靜電排出。
如圖2C所示，其中，C1為第一P型半導體材料111與第一 N型半導體材料112之間的寄生電容值，亦即電晶體T1的基極與射極之間的寄生電容，而C2則為其他部分的所有寄生電容值。為了降低矽控整流元 件11的寄生電容值，本發明使用電感元件12來嵌入矽控整流元件11中，其中，f0為電感值L和電容值C1的共振頻率，且
由於在共振頻率f0時，L與R1的串聯再與C1並聯時，其等效阻抗為無窮大，因此可不用考慮電阻R2及其他部分的寄生電容(電容值C2)的影響，故於共振頻率f0時，靜電防護電路1的訊號損耗將接近於零。
因此，使用者在應用此設計時，需先依所需的靜電放電耐受能力而選用足夠容量的矽控整流元件11，接著，依公式1選用適當的電感元件12，以將共振頻率f0設計在高頻電路2的操作頻率(即共振頻率f0等於內部電路21的操作頻率)，即可完成高頻電路2的靜電放電防護設計。
請參照圖3所示，其為應用於例如60GHz的高頻電路2之靜電放電防護設計的訊號示意圖。在高頻電路2的操作頻率(及共振頻率f0)為60GHz時，靜電防護電路1的等效阻抗為無窮大，因此，高頻電路2的訊號衰減(S21)約為0dB，也就是於操作頻率為60GHz時，高頻電路2的訊號幾乎完全不會衰減。
請參照圖4所示，其為高頻電路2與靜電防護電路1在遭受靜電轟擊時的導通示意圖。
當正靜電電壓由訊號輸入端I對第二電壓VSS放電時(正靜電電壓至第二電壓VSS的電流路徑PS)，靜電電流會經由矽控整流元件11流向第二電壓VSS；當正靜電電壓由訊號輸入端I對第一電壓VDD放電時(正靜電電壓至第一電壓VDD的電流路徑PD)，靜電電流會先經由矽控整流元件11流向第二電壓VSS，再流經電源箝制靜電防護電路22至第一電壓VDD；當負靜電電壓由訊號輸入端I對第二電壓VSS放電時(負靜電電壓至第二電壓VSS的電流路徑NS)，靜電電流會流經矽控整流元件11中寄生的二極體與電感元件12(電晶體T1的集極至基極及電感元件12，或電晶體T2的基極至集極及電感元件12)；當負靜電電壓由訊號輸入端I對第一電壓VDD放電時(負靜電電壓至第一電壓VDD的電流路徑ND)，靜電電流會流經電源箝制靜電防護電路22，再由矽控整流元件11中寄生的二極體與電感元件 12排放。因此，靜電防護電路1可提供各種可能的靜電放電路徑，不需再外接另外的元件就可提供全方位的ESD防護。
另外，請參照圖5A至圖5C所示，其中，圖5A為本發明 另一實施態樣之靜電防護電路1a的示意圖，圖5B為圖5A之靜電防護電路1a的等效電路示意圖，而圖5C為圖5B之簡化的等效電路示意圖。
如圖5A所示，靜電防護電路1a與靜電防護電路1主要的 不同在於，於本實施例的靜電防護電路1a中，電感元件12的一端係電性耦接於矽控整流元件11的第二端E2，其另一端電性耦接於第二P型半導體材料113。因此，在圖5B中，電感元件12的一端耦接於電晶體T2的基極，其另一端耦接於電阻R2。而於圖5C中，C4為第二P型半導體材料113與第二N型半導體材料114之間的寄生電容值，亦即電晶體T2的基極與射極之間的寄生電容，而C3則為其他部分的所有寄生電容值。另外，f0為L與C4的共振頻率，且在共振頻率f0時，L與R2的串聯再與C4並聯時，其等效阻抗為無窮大，因此可不用考慮電阻R1及其他部分的寄生電容(電容值C3)的影響，此時，靜電防護電路1a的訊號損耗亦接近於零。
此外，靜電防護電路1a的其它技術特徵可參照靜電防護電 路1的相同元件，於此不再贅述。
另外，請參照圖6所示，其為本發明較佳實施例之一種積體 電路3的示意圖。
本發明之積體電路3的操作頻率可由數GHz至上百GHz之 間，並包括一靜電防護電路1(或1a)以及一高頻電路2。其中，靜電防護電路1(或1a)電性耦接於高頻電路2的至少一個訊號輸入端I或至少一個訊號輸出端與第二電壓VSS之間。而高頻電路2電性耦接於第一電壓VDD與第二電壓VSS之間，並包含內部電路21及電源箝制靜電防護電路22。內部電路21與電源箝制靜電防護電路22電性並聯。藉由靜電防護電路1(或1a)與電源箝制靜電防護電路22可實現積體電路3的全晶片靜電防護。
此外，靜電防護電路1(或1a)及高頻電路2已於上述中詳 述，不再贅述。
綜上所述，因本發明之靜電防護電路及積體電路中，靜電防 護電路包括一矽控整流元件及一電感元件，矽控整流元件由第一P型半導體材料、第一N型半導體材料、第二P型半導體材料及第二N型半導體材料依序連接而形成，且電感元件的一端可電性耦接於矽控整流元件的第一端，其另一端電性耦接於第一N型半導體材料，或者電感元件的一端可電性耦接於矽控整流元件的第二端，其另一端電性耦接於第二P型半導體材料。藉此，透過電感元件可抵消矽控整流元件的寄生電容，使得本發明提出的靜電防護電路不僅具有相當好的靜電防護能力，也具有非常低的寄生電容值，更不會造成積體電路的性能損耗。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
1‧‧‧靜電防護電路
11‧‧‧矽控整流元件
111‧‧‧第一P型半導體材料
112‧‧‧第一N型半導體材料
113‧‧‧第二P型半導體材料
114‧‧‧第二N型半導體材料
12‧‧‧電感元件
E1‧‧‧第一端
E2‧‧‧第二端
E3‧‧‧第三端
L‧‧‧電感值

Claims (8)

  1. 一種靜電防護電路，與一高頻電路配合，並包括：一矽控整流元件，係由一第一P型半導體材料、一第一N型半導體材料、一第二P型半導體材料及一第二N型半導體材料依序連接而形成，該矽控整流元件具有一第一端及一第二端，該第一端電性耦接該第一P型半導體材料，該第二端電性耦接該第二N型半導體材料；一觸發單元，其一端電性耦接於該第一N型半導體材料，其另一端電性耦接於該第二P型半導體材料；以及一電感元件，其一端電性耦接於該第一端，其另一端電性耦接於該第一N型半導體材料，或其一端電性耦接於該第二端，其另一端電性耦接於該第二P型半導體材料。
  2. 如申請專利範圍第1項所述之靜電防護電路，其更具有一共振頻率，該高頻電路具有一操作頻率，且該共振頻率與該操作頻率相同。
  3. 如申請專利範圍第2項所述之靜電防護電路，其中該共振頻率等於1/2π，且L為電感元件的電感值，C為該第一P型半導體材料與該第一N型半導體材料之間的寄生電容值，或該第二P型半導體材料與該第二N型半導體材料之間的寄生電容值。
  4. 如申請專利範圍第1項所述之靜電防護電路，其中該高頻電路具有至少一訊號輸入端或至少一訊號輸出端，該第一端電性耦接該訊號輸入端或該訊號輸出端。
  5. 一種積體電路，包括：一內部電路；以及一靜電防護電路，與該內部電路電性耦接，並具有一矽控整流元件、一觸發單元及一電感元件，該矽控整流元件由一第一P型半導體材料、一第一N型半導體材料、一第二P型半導體材料及一第二N型半導體材料依序連接而形成，該矽控整流元件具有一第一端及一第二端，該第一端電性耦接該第一P型半導體材料，該第二端電性耦接該第二N型半導體材料，該觸發單元的一端電性耦接於該第一N型半導體材 料，其另一端電性耦接於該第二P型半導體材料，該電感元件的一端電性耦接於該第一端，其另一端電性耦接於該第一N型半導體材料，或其一端電性耦接於該第二端，其另一端電性耦接於該第二P型半導體材料。
  6. 如申請專利範圍第5項所述之積體電路，其中該靜電防護電路更具有一共振頻率，該內部電路具有一操作頻率，且該共振頻率與該操作頻率相同。
  7. 如申請專利範圍第6項所述之積體電路，其中該共振頻率等於1/2π，且L為電感元件的電感值，C為該第一P型半導體材料與該第一N型半導體材料之間的寄生電容值或該第二P型半導體材料與該第二N型半導體材料之間的寄生電容值。
  8. 如申請專利範圍第5項所述之積體電路，其中該內部電路具有至少一訊號輸入端或至少一訊號輸出端，該訊號輸入端或該訊號輸出端電性耦接該第一端。
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