TWI545696B - Semiconductor memory device and manufacturing method thereof - Google Patents

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TWI545696B
TWI545696B TW102145663A TW102145663A TWI545696B TW I545696 B TWI545696 B TW I545696B TW 102145663 A TW102145663 A TW 102145663A TW 102145663 A TW102145663 A TW 102145663A TW I545696 B TWI545696 B TW I545696B
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semiconductor
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pillar
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Inventor
Osamu Yamane
Yoshihiro Yanai
Hiromitsu Mashita
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Toshiba Kk
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Description

半導體記憶裝置及其製造方法
下述實施形態係關於一種半導體記憶裝置及其製造方法。
近年來，提出有將記憶胞三維地排列而提高積體度之半導體記憶裝置。該半導體記憶裝置包含複數之柱狀之半導體支柱。於各半導體支柱，包含串聯連接之複數之記憶胞。各半導體支柱係以貫通包含積層於半導體基板上之複數之電極膜之積層體的方式設置。記憶胞構成於各半導體支柱與複數之電極膜交叉之位置。於半導體記憶裝置，設置有與各半導體支柱連接之複數條位元線及複數條源極線。於半導體記憶裝置中，提高記憶胞之積體度並且使位元線等配線窄間距化較為重要。
本發明之實施形態提供一種可提高記憶胞之積體度，並且實現位元線等配線之窄間距化之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置包含半導體基板及記憶體陣列區域。上述半導體基板具有第1面。上述記憶體陣列區域設置於上述半導體基板之上述第1面上。上述記憶體陣列區域包含複數之半導體支柱。上述複數之半導體支柱於與上述第1面正交之第1方向上延伸。上述複數之半導體支柱之各者包含串聯連接之複數之記憶胞。上述複數之半導體支柱之各者配置於在上述第1方向觀察時為龜甲形狀之頂點。上述複數之半導體支柱之與上述第1方向正交之第2方向之間隔係 交替地重複第1間隔與第2間隔。第2間隔為第1間隔之2倍以上之整數倍。
11‧‧‧基板
11a‧‧‧第1面
13、16、17、26‧‧‧氧化矽膜
14‧‧‧背閘極電極
15‧‧‧凹部
20‧‧‧積層體
21‧‧‧電極膜
21s‧‧‧側面
22‧‧‧絕緣膜
27‧‧‧控制電極
30‧‧‧貫通孔
31‧‧‧U字孔
33‧‧‧記憶體膜
35‧‧‧外側絕緣膜
36‧‧‧記憶層
37‧‧‧內側絕緣膜
38‧‧‧U字支柱
39‧‧‧半導體膜
40‧‧‧連接構件
41、54‧‧‧氮化矽膜
42、55‧‧‧層間絕緣膜
43、48、53‧‧‧插塞
44、45‧‧‧連接器
47‧‧‧源極線
49、50、52‧‧‧配線
51、51a、51b‧‧‧位元線
61‧‧‧電晶體
110、120‧‧‧半導體記憶裝置
CR、CR(A)‧‧‧交叉位置
D4‧‧‧第4方向
D5‧‧‧第5方向
DB1、DB2‧‧‧光強度分佈
FL1‧‧‧第1干涉條紋
FL2‧‧‧第2干涉條紋
FL3‧‧‧第3干涉條紋
G1‧‧‧第1支柱群
G2‧‧‧第2支柱群
G3‧‧‧第3支柱群
IL1‧‧‧第1干涉光
IL2‧‧‧第2干涉光
IL3‧‧‧第3干涉光
MC‧‧‧記憶胞
MF‧‧‧記憶體膜
P1、P2‧‧‧位置
Px1、Px2‧‧‧間隔
Py1‧‧‧第1間隔
Py2‧‧‧第2間隔
Py3‧‧‧第3間隔
Rc‧‧‧周邊電路區域
Rm‧‧‧記憶體陣列區域
Rmc‧‧‧中央部
Rmp‧‧‧端部
SP‧‧‧半導體支柱
SLT‧‧‧狹縫
STR‧‧‧記憶體串
TH‧‧‧貫通孔
圖1係例示第1實施形態之半導體記憶裝置之構成之模式性立體圖。
圖2係例示第1實施形態之半導體記憶裝置之構成之模式性剖面圖。
圖3係例示第1實施形態之半導體記憶裝置之一部分構成之模式性剖面圖。
圖4係對半導體支柱之佈局進行例示之模式性平面圖。
圖5係例示配線之佈局之模式性平面圖。
圖6係例示第2實施形態之半導體記憶裝置之製造方法之流程圖。
圖7係例示第1干涉光之模式圖。
圖8係例示第2干涉光之模式圖。
圖9係例示第3干涉光之模式圖。
圖10係對另一多重曝光進行例示之模式圖。
圖11係例示3次之多重曝光之光強度分佈之圖。
圖12係例示1次曝光之光強度分佈之圖。
圖13係例示變化例之半導體記憶裝置之構成之模式性立體圖。
以下，一面參照圖式一面對實施形態進行說明。以下說明中，對相同之構件標附相同之符號，對已說明一次之構件適當省略其說明。
(第1實施形態)
圖1係例示第1實施形態之半導體記憶裝置之構成之模式性立體 圖。
圖2係例示第1實施形態之半導體記憶裝置之構成之模式性剖面圖。
圖2中示出記憶體陣列區域之端部、記憶體陣列區域之中央部及周邊電路區域。
圖3係例示第1實施形態之半導體記憶裝置之一部分構成之模式性剖面圖。
圖3中例示出電極膜及記憶體膜之一部分。
首先，對本實施形態之半導體記憶裝置110進行說明。
如圖1~圖3所示，半導體記憶裝置110包含設置於基板11上之複數之電極膜21、半導體層39、及記憶體膜33。半導體記憶裝置110例如為非揮發性記憶裝置。
於本說明書中，將與基板11之第1面11a正交之軸設為Z軸(第1軸)，將與Z軸正交之軸(第2軸)中之一者設為X軸，將與Z軸正交之軸(第2軸)中之另一者且亦垂直於X軸之軸(第3軸)設為Y軸。沿Z軸之方向為Z方向。沿X軸之方向為X方向。沿Y軸之方向為Y方向。
又，將沿Z軸自基板11之第1面11a離開之方向稱為上(上側)，將其相反方向稱為下(下側)。
複數之電極膜21沿Z軸積層。本具體例中，作為一例，4個電極膜21沿Z軸以特定之間隔積層。為便於說明，於實施形態中對具有4個電極膜21之例進行說明，但於具有4個以外之電極膜21之情形時亦同樣。
半導體層39與複數之電極膜21之側面21s對向。半導體層39例如為沿Z軸柱狀地設置之半導體支柱SP。半導體支柱SP為由半導體材料所形成之例如實心構造。半導體支柱SP亦可為由半導體材料所形成之中空構造。半導體支柱SP亦可於中空構造之內側設置例如絕緣層。
記憶體膜33設置於複數之電極膜21之各者之側面21s與半導體層39之間。藉由設置於電極膜21之側面21s與半導體層39之交叉位置的記憶體膜33而形成記憶胞電晶體。記憶胞電晶體呈三維矩陣狀排列，藉由使該記憶層(電荷儲存膜36)儲存電荷，各記憶胞電晶體作為記憶資訊(資料)之記憶胞MC而發揮功能。
半導體層39包含於沿Z軸延伸之半導體支柱SP。半導體記憶裝置110中，由沿Y軸相鄰之2個半導體支柱SP、及連接該2個半導體支柱之各者之端部的連接構件40而構成U字狀之記憶體串。複數之記憶體串排列於基板11上。
基板11例如使用矽。實施形態中，作為一例，說明使用矽之基板11之例。
如圖2所示，於記憶體陣列區域Rm中，於基板11上形成有氧化矽膜13，於其上設置有包含導電性材料、例如摻雜有磷之矽(摻磷矽)之背閘極電極14。
於記憶體陣列區域Rm之中央部Rmc，於背閘極電極14之上層部分，形成有複數之於Y軸方向上延伸之凹部15。於凹部15之內面上，例如設置有氧化矽膜16。又，於背閘極電極14上，設置有氧化矽膜17。
於氧化矽膜17上，設置有積層體20。於積層體20中，設置有複數條電極膜21。電極膜21例如使用導入有硼之矽(摻硼矽)。電極膜21作為記憶胞電晶體之閘極電極而發揮功能。電極膜21之形狀為沿X軸延伸之帶狀，且沿Y軸及Z軸排列成矩陣狀。
於記憶體陣列區域Rm之端部Rmp，複數之電極膜21被加工成階梯狀。
於沿Y軸相鄰之電極膜21之間，設置有例如包含氧化矽物之絕緣材22。絕緣材22之形狀貫通積層體20。
於積層體20上設置有氧化矽膜26。於氧化矽膜26上，設置有控制電極27。控制電極27例如使用摻硼矽。控制電極27沿X軸延伸。控制電極27針對各半導體支柱SP之每一個而設置。
於積層體20、氧化矽膜26及控制電極27，形成有沿Z軸延伸之複數條貫通孔30。貫通孔30貫通控制電極27、氧化矽膜26及積層體20，到達凹部15之沿Y軸之兩端部。藉此，沿Y軸相鄰之一對貫通孔30藉由凹部15而連通，構成1條U字孔31。各貫通孔30之形狀例如為圓柱形。各U字孔31之形狀為大致U字形。
如圖4所示，半導體支柱SP與電極膜21之側面21s對向。又，於電極膜21與半導體支柱SP之間設置有記憶體膜33。記憶體膜33係以沿Z軸包圍半導體支柱SP之周圍之方式設置。於記憶體膜33中，於電極膜21與半導體支柱SP交叉之部分，形成有記憶胞電晶體，該記憶胞電晶體之各者成為記憶胞MC。
記憶體膜33包括外側絕緣膜35(第1絕緣膜)、記憶層36(第2絕緣膜)、及內側絕緣膜37(第3絕緣膜)。外側絕緣膜35設置於記憶層36與電極膜61之間。內側絕緣膜37設置於記憶層36與半導體支柱SP之間。即，記憶體膜33係於貫通孔TH內，於自電極膜21朝向半導體支柱SP之方向上，依次積層外側絕緣膜35、記憶層36及內側絕緣膜37。
外側絕緣膜35及內側絕緣膜37例如使用包含氧化物之材料(氧化矽等)。記憶層36例如使用包含氮化物之材料(氮化矽等)。外側絕緣膜35、記憶層36及內側絕緣膜37可分別為單層膜，亦可分別為積層膜。又，材料並不限於上述，可使用任意材料。
於記憶胞MC中，記憶層36作為藉由施加於半導體支柱SP與電極膜21之間之電場而儲存或釋放電荷以記憶資訊之部分發揮功能。即，記憶層36作為電荷儲存層發揮功能。
內側絕緣膜37於記憶胞MC之各者中作為隧道絕緣膜發揮功能。 外側絕緣膜35於記憶胞MC之各者中作為阻擋絕緣膜發揮功能。
於U字孔31內，埋入有半導體層39。半導體層39係使用包含雜質(例如磷)之多晶矽。藉由於U字孔31內埋入半導體層39，而形成U字支柱38。U字支柱38之形狀為反映U字孔31之形狀之U字形。
U字支柱38與內側絕緣膜37相接。U字支柱38中配置於貫通孔30內之部分為半導體支柱SP，配置於凹部15內之部分為連接構件40。
複數之半導體支柱SP中沿X軸排列之同一行之半導體支柱SP貫通同一電極膜21。於相鄰之2個U字支柱38中所包含之4個半導體支柱SP1~SP4中，內側之2個半導體支柱SP2及SP3貫通同一電極膜21。 又，於上述4個半導體支柱SP1~SP4中，外側之2個半導體支柱SP1及SP4貫通同一電極膜21。再者，亦可以各半導體支柱SP之每一個貫通不同之電極膜21之方式設置。
如圖2所示，於記憶體陣列區域Rm之端部Rmp，於被加工成階梯狀之積層體20之側面上、氧化矽膜26之側面上、及控制電極27之側面上，設置有氮化矽膜41。氮化矽膜41反映積層體20之端部之形狀而形成為階梯狀。又，於控制電極27上及氮化矽膜41上，設置有例如包含氧化矽物之層間絕緣膜42，其將積層體20埋入。
於層間絕緣膜42內，埋入有插塞43、連接器44及45。插塞43配置於半導體支柱SP之正上方區域，且連接於半導體支柱SP。連接器44配置於控制電極27之沿X軸之一端部之正上方區域，且連接於控制電極27。連接器45配置於電極膜21之沿X軸之一端部之正上方區域，且連接於電極膜21。
於層間絕緣膜42內之較插塞43、連接器44及45更上方之部分，埋入有源極線47、插塞48、配線49及50。源極線47沿X軸延伸，且經由插塞43而連接於屬於U字支柱38之一對半導體支柱SP中之一者。插塞48經由插塞43而連接於屬於U字支柱38之一對半導體支柱SP中之另 一者。配線49及50沿Y軸延伸，且分別連接於連接器44及45。
於層間絕緣膜42上，設置有沿Y軸延伸之位元線51，其連接於插塞48。又，於層間絕緣膜42上，設置有配線52，其經由插塞53而連接於配線49。於層間絕緣膜42上，以將位元線51及配線52埋入之方式設置有氮化矽膜54及層間絕緣膜55，其等中埋設有特定之配線等。
如圖2所示，於周邊電路區域Rc中，於基板11之上層部分形成有電晶體61等。於基板11上設置有層間絕緣膜42、氮化矽膜54及層間絕緣膜55。於周邊電路區域Rc之內部埋設有特定之配線等。
圖4係對半導體支柱之佈局進行例示之模式性平面圖。
圖4中，模式性地例示出於Z方向觀察時之複數之半導體支柱SP之上端部之佈局。為便於說明，於圖4中示出複數之半導體支柱SP、電極膜21、及埋入於狹縫SLT之絕緣材22。
於本實施形態之半導體記憶裝置110中，複數之半導體支柱SP之各者配置於在Z方向觀察時為龜甲形狀之頂點。
U字支柱38中所包含之2個半導體支柱SP於X方向上配置於相互相同之位置。即，將該2個半導體支柱SP之各上端部相連之線沿著Y軸。
複數之U字支柱38於X方向上以固定之間隔Px配置。即，於X方向上相鄰之2個半導體支柱SP之各上端部於X方向上以固定之間隔Px配置。
此處，將於X方向上排列之複數之U字支柱38之群稱為支柱群。於在Y軸上鄰接之2個支柱群中，半導體支柱SP之X方向之位置係相互錯開半間距而配置。藉此，藉由1個支柱群(例如，第2支柱群G2)中之相鄰之2個U字支柱38中所包含之4個半導體支柱SP、與鄰接於該2個U字支柱38之一支柱群(例如，第1支柱群G1)之U字支柱38中所包含之半導體支柱SP、及另一支柱群(例如，第3支柱群G3)之U字支柱38中所 包含之半導體支柱SP，而構成配置於龜甲形狀之1個六角形之頂點之半導體支柱SP的配置。
本實施形態之半導體記憶裝置110中，將複數之半導體支柱SP投影於ZX平面時，X方向之間隔Px1為固定。間隔Px1為間隔Px之1/2。
進而，本實施形態之半導體記憶裝置110中，將複數之半導體支柱SP投影於ZY平面時，Y方向之間隔係交替地重複第1間隔Py1與第2間隔Py2。第2間隔Py2為第1間隔Py1之2倍。第2間隔Py2只要為第1間隔Py1之2倍以上之整數倍即可。本實施形態中，以記憶胞MC之積體度最高之2倍為例進行說明。
配置於1個六角形之各頂點之6個半導體支柱SP中，U字支柱38中所包含之2個半導體支柱SP之間隔之Y方向成分為第2間隔Py2。配置於1個六角形之各頂點之6個半導體支柱SP中，互不相同之U字支柱38中所包含之2個半導體支柱SP之間隔之Y方向成分為第1間隔Py1。
於U字支柱38中所包含之2個半導體支柱SP之間，介置有埋入於狹縫SLT之絕緣材22。於未設置狹縫SLT及絕緣材22之情形時，對特定之層之所有記憶胞施加電壓。即，由於對記憶胞重複施加多餘之電壓，故而導致器件之可靠性降低。
因此，使U字支柱38中所包含之2個半導體支柱SP之間隔為較第1間隔Py1寬之第2間隔Py2。藉此，可確實地於該2個半導體支柱SP之間設置狹縫SLT及絕緣材22。
藉由此種複數之半導體支柱SP之佈局，可使與各半導體支柱SP導通之複數之配線為直線狀。進而，與複數之半導體支柱SP佈局成單純之矩陣狀之情形相比，複數之配線之間距變窄。
圖5係例示配線之佈局之模式性平面圖。
圖5中，模式性地例示出於Z方向觀察時之位元線51之一部分與源極線47之一部分。為便於說明，圖5中示出複數之半導體支柱SP、 電極膜21、埋入於狹縫SLT之絕緣材22、位元線51、及源極線47。
如圖5所示，複數之位元線51於Y方向上延伸。複數之位元線51於Y方向上直線地設置。複數之位元線51之X方向之間隔為間隔Px1。本實施形態之半導體記憶裝置110中，複數之半導體支柱SP配置於在Z方向觀察時為龜甲形狀之頂點。由於複數之半導體支柱SP之間隔之X方向成分之最短為間隔Px1，故而複數之位元線51之X方向之間隔亦成為間隔Px1。
複數之位元線51中之位元線51a與第1支柱群G1及第3支柱群G3之半導體支柱SP導通。又，複數之位元線51中之與位元線51a相鄰之位元線51b與第2支柱群G2之半導體支柱SP導通。
又，複數之源極線47於與複數之位元線51正交之方向(X方向)上延伸。源極線47設置於在Z方向觀察時在Y方向上相鄰之支柱群之間。源極線47例如與於第1支柱群G1與第2支柱群G2之間相鄰之半導體支柱SP導通。
根據上述本實施形態之半導體記憶裝置110，可提高記憶胞MC之積體度，並且使複數之位元線51之間隔變窄。
(第2實施形態)
繼而，對第2實施形態之半導體記憶裝置之製造方法進行說明。
圖6係例示第2實施形態之半導體記憶裝置之製造方法之流程圖。
如圖6所示，本實施形態之半導體記憶裝置之製造方法包括：積層體之形成(步驟S101)、感光性樹脂之形成(步驟S102)、第1干涉光之照射(步驟S103)、第2干涉光之照射(步驟S104)、第3干涉光之照射(步驟S105)、感光性樹脂之顯影(步驟S106)、孔之形成(步驟S107)及記憶體串之形成(步驟S108)。
於步驟S101所示之積層體之形成時，進行於基板11之第1面11a上 形成積層體20之處理。積層體20包括分別交替地積層之複數之電極膜21、及複數之絕緣膜22。
於形成積層體20之步驟中，亦可於形成積層體20之前於基板11形成凹部15，並於凹部15內形成連接構件40。
於步驟S102所示之感光性樹脂之形成時，於積層體20上形成作為感光性樹脂之抗蝕劑。抗蝕劑例如藉由旋轉塗佈以同樣之厚度形成於積層體20上。
於步驟S103所示之第1干涉光之照射時，對抗蝕劑照射具有複數之第1干涉條紋之第1干涉光。
圖7係例示第1干涉光之模式圖。
圖7中，例示出於Z方向觀察到之第1干涉光IL1之照射位置。為便於說明，圖7中，除第1干涉光IL1以外，以圓形標記示出形成複數之半導體支柱SP之預定位置。
第1干涉光IL1具有相互平行之複數之第1干涉條紋FL1。複數之干涉條紋FL1於第4方向D4上延伸。第4方向D4為與Z方向正交之方向，且為不與X方向及Y方向平行之方向。複數之第1干涉條紋FL1於第4方向D4上直線狀地延伸。
於感光性樹脂為負型抗蝕劑之情形時，第1干涉條紋FL1為具有明暗之干涉光中之暗部。於感光性樹脂為正型抗蝕劑之情形時，第1干涉條紋FL1為具有明暗之干涉光中之明部。
於步驟S104所示之第2干涉光之照射時，對抗蝕劑照射具有複數之第2干涉條紋之第2干涉光。
圖8係例示第2干涉光之模式圖。
圖8中，例示出於Z方向觀察到之第2干涉光IL2之照射位置。為便於說明，圖8中，除第1干涉光IL1及第2干涉光IL2以外，以圓形標記示出形成複數之半導體支柱SP之預定位置。
第2干涉光IL2具有相互平行之複數之第2干涉條紋FL2。複數之干涉條紋FL2於第5方向D5上延伸。第5方向D5為與Z方向正交之方向，且為不與X方向、Y方向及第4方向D4平行之方向。複數之第2干涉條紋FL2於第5方向D5上直線狀地延伸。
第2干涉光IL2之第2干涉條紋FL2之形狀與第1干涉光IL1之第1干涉條紋FL1之形狀以Y軸為中心相互成線對稱。
於感光性樹脂為負型抗蝕劑之情形時，第2干涉條紋FL2為具有明暗之干涉光中之暗部。於感光性樹脂為正型抗蝕劑之情形時，第2干涉條紋FL2為具有明暗之干涉光中之明部。
於步驟S105所示之第3干涉光之照射時，對抗蝕劑照射具有複數之第3干涉條紋之第3干涉光。
圖9係例示第3干涉光之模式圖。
圖9中，例示出於Z方向觀察到之第3干涉光IL3之照射位置。為便於說明，圖9中，除第1干涉光IL1、第2干涉光IL2及第3干涉光IL3以外，以圓形標記示出形成複數之半導體支柱SP之預定位置。
第3干涉光IL3具有相互平行之複數之第3干涉條紋FL3。複數之第3干涉條紋FL3於X方向上延伸。第3干涉條紋FL3被照射至將複數之第1干涉條紋FL1與複數之第2干涉條紋FL2交叉之複數之交叉位置CR相連之直線上。
於感光性樹脂為負型抗蝕劑之情形時，第3干涉條紋FL3為具有明暗之干涉光中之暗部。於感光性樹脂為正型抗蝕劑之情形時，第3干涉條紋FL3為具有明暗之干涉光中之明部。
於圖9所示之例中，複數之第3干涉條紋FL3之Y方向之間隔係交替地重複第1間隔Py1與為第1間隔Py1之2倍之第2間隔Py2。
即，複數之第1干涉條紋FL1與複數之第2干涉條紋FL2交叉之複數之交叉位置CR於Y方向上以第1間隔Py1重複。於圖9所示之例中， 對以第1間隔Py1重複之交叉位置CR中的3個中去掉中間1個後剩餘之交叉位置CR(A)照射第3干涉光IL3之第3干涉條紋FL3。
藉此，對第1干涉條紋FL1、第2干涉條紋FL2及第3干涉條紋FL3之三者重合之位置進行多重曝光。
於步驟S106所示之感光性樹脂之顯影時，使感光性樹脂顯影而形成複數之開口。感光性樹脂之顯影時，於之前所進行之多重曝光之位置形成開口。
於步驟S107所示之孔之形成時，經由感光性樹脂之複數之開口對積層體20進行蝕刻。藉此，形成於Z方向貫通積層體20之複數之孔(貫通孔TH)。
於步驟S108所示之記憶體串之形成時，藉由於複數之孔(貫通孔TH)之各者中埋入記憶體膜MF及半導體膜39而形成複數之半導體支柱SP。藉此，完成半導體記憶裝置110。
根據此種製造方法，複數之半導體支柱SP之各者配置於在Z方向觀察時為龜甲形狀之頂點。又，形成當將複數之半導體支柱SP投影於ZY平面時，複數之半導體支柱SP之間隔之Y方向成分交替地重複第1間隔Py1與為第1間隔Py1之2倍之第2間隔Py2的記憶體陣列區域Rm。
此種複數之半導體支柱SP之佈局中，可使第1干涉光IL1之複數之第1干涉條紋FL1及第2干涉光IL2之複數之第2干涉條紋FL2均為直線狀。因此，干涉光之產生變得容易。
圖10係對另一多重曝光進行例示之模式圖。
圖10中，例示出於Z方向觀察到之第3干涉光IL3之照射位置。於圖10所示之例中，第3干涉光IL3之第3干涉條紋FL3之明暗與第1干涉光IL1之第1干涉條紋FL1之明暗及第2干涉光IL2之第2干涉條紋FL2之明暗相反。
例如，於感光性樹脂為負型抗蝕劑之情形時，第1干涉條紋FL1 及第2干涉條紋FL2為暗部，第3干涉條紋FL3為明部。另一方面，於感光性樹脂為正型抗蝕劑之情形時，第1干涉條紋FL1及第2干涉條紋FL2為明部，第3干涉條紋FL3為暗部。
如圖10所示，於該多重曝光中，第3干涉條紋FL3被照射至將複數之第1干涉條紋FL1與複數之第2干涉條紋FL2交叉之複數之交叉位置CR相連的線上。複數之第3干涉條紋FL3之Y方向之間隔固定為第3間隔Py3。第3間隔Py3為第1間隔Py1與第2間隔Px2之和。第3干涉條紋FL3被照射至交叉位置CR中之不形成半導體支柱SP之位置。
如之前所說明般，第3干涉條紋FL3之明暗與第1干涉條紋FL1及第2干涉條紋FL2之明暗相反。因此，對交叉位置CR中之要形成半導體支柱SP之位置，進行藉由第1干涉光IL1、第2干涉光IL2及第3干涉光IL3之3種干涉光之多重曝光。另一方面，對交叉位置CR中之不形成半導體支柱SP之位置，僅進行藉由第1干涉光IL1、第2干涉光IL2及第3干涉光IL3中之第1干涉光IL1及第2干涉光IL2之2種干涉光之多重曝光。
因此，若使多重曝光後之感光性樹脂顯影，則僅於進行過3次之多重曝光之交叉位置CR形成開口。
圖10所示之多重曝光中，第3干涉光IL3之複數之干涉條紋FL3之Y方向之間隔Py3成為固定。因此，與複數之干涉條紋FL3於Y方向上不為等間隔之情形相比，微影裕度變大。
本實施形態之半導體記憶裝置110之製造方法中，作為用以形成要形成半導體支柱SP之貫通孔TH之感光性樹脂之曝光，進行3次之多重曝光。3次之多重曝光可實現高對比度之曝光。
圖11係例示3次之多重曝光之光強度分佈之圖。
圖12係例示1次曝光之光強度分佈之圖。
圖11及圖12所示之光強度分佈DB1及DB2係對使用作為負型抗蝕 劑之感光性樹脂之情形時之光強度分佈進行模擬計算而得之結果。由於使用負型抗蝕劑，故而形成開口之位置P1之光強度成為最小。又，位置P2為表示最大光強度之位置。
對圖11及圖12所示之各個光強度分佈DB1及DB2之各者求出對比度。對比度係根據以下之式求出。
對比度=(Imax-Imin)/(Imax+Imin)
此處，Imax為最大之光強度(位置P2之光強度)，Imin為最小之光強度(位置P1之光強度)。
圖11所示之3次之多重曝光之光強度分佈DB1中，對比度為0.43。圖12所示之1次曝光之光強度分佈DB2中，對比度為0.38。即，可知進行3次之多重曝光時對比度高於1次曝光。
(變化例)
圖13係例示變化例之半導體記憶裝置之構成之模式性立體圖。
如圖13所示，於半導體記憶裝置120中，未設置連接構件40，而半導體支柱SP之各者獨立。即，於半導體記憶裝置120中，設置有直線狀之記憶體串STR2。
於半導體記憶裝置120中，於積層體20之上側及下側，分別設置有控制電極27。控制電極27針對沿X軸排列之複數之半導體支柱SP之每一個而設置。複數之源極線47設置於下側之控制電極27與基板11之間，且分別沿Y軸延伸。複數之位元線51設置於上側之控制電極27上，且分別沿X軸延伸。
於此種半導體記憶裝置120中，複數之半導體支柱SP之各者配置於在Z方向觀察時為龜甲形狀之頂點。又，於將複數之半導體支柱SP投影於ZY平面時，Y方向之間隔係交替地重複第1間隔Py1與第2間隔Py2。
根據以上所說明之本實施形態之半導體記憶裝置及其製造方 法，可提高記憶胞之積體度，並且可實現位元線等配線之窄間距化。
已說明本發明之若干實施形態，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明與其均等之範圍中。
21‧‧‧電極膜
22‧‧‧絕緣膜
38‧‧‧U字支柱
39‧‧‧半導體膜
G1‧‧‧第1支柱群
G2‧‧‧第2支柱群
G3‧‧‧第3支柱群
Px1、Px2‧‧‧間隔
Py1‧‧‧第1間隔
Py2‧‧‧第2間隔
SP‧‧‧半導體支柱
SLT‧‧‧狹縫

Claims (16)

  1. 一種半導體記憶裝置，其包含：半導體基板，其具有第1面；及記憶體陣列區域，其設置於上述半導體基板之上述第1面上，包含複數之半導體支柱，其等於與上述第1面正交之第1方向上延伸，且上述記憶體陣列區域包含串聯連接之複數之記憶胞，上述複數之半導體支柱之各者配置於在上述第1方向觀察時為龜甲形狀之頂點，於將上述複數之半導體支柱投影於沿上述第1方向及與上述第1方向正交之第2方向之第1平面時，上述複數之半導體支柱之間隔之上述第2方向之成分係交替地重複第1間隔與為上述第1間隔之2倍以上之整數倍之第2間隔。
  2. 如請求項1之半導體記憶裝置，其中上述複數之半導體支柱於與上述第1方向及上述第2方向正交之第3方向上等間隔地配置。
  3. 如請求項1之半導體記憶裝置，其中上述複數之半導體支柱包含：第1半導體支柱；及第2半導體支柱，其與上述第1半導體支柱於上述第2方向上以上述第2間隔配置；上述半導體記憶裝置進而包含連接上述第1半導體支柱之上述半導體基板側之端部與上述第2半導體支柱之上述半導體基板側之端部的連接部。
  4. 如請求項1之半導體記憶裝置，其中上述記憶體陣列區域包含：複數之電極膜，其等於上述第1方向上積層； 半導體膜，其於上述第1方向上延伸，且上述半導體膜係包含於上述半導體支柱之各者中；及記憶體膜，其設置於上述複數之電極膜之各者與上述半導體膜之間。
  5. 如請求項1之半導體記憶裝置，其進而包含於上述第2方向上延伸之複數之第1配線；於與上述第1方向及上述第2方向正交之第3方向上，上述複數之第1配線之間隔為上述複數之半導體支柱之上述第3方向之間隔之1/2。
  6. 如請求項5之半導體記憶裝置，其進而包含與上述複數之第1配線正交之複數之第2配線。
  7. 一種半導體記憶裝置之製造方法，其包括以下步驟：於半導體基板之第1面上形成包含於與上述第1面正交之第1方向上分別交替地積層之複數電極膜與複數絕緣膜的積層體；於上述積層體上形成感光性樹脂；將沿上述第1面之方向中之一者設為第2方向，將與上述第1方向及上述第2方向正交之方向設為第3方向時，對上述感光性樹脂照射第1干涉光，該第1干涉光具有於沿上述第1面且不與上述第2方向及上述第3方向平行之第4方向上直線狀地延伸且相互平行之複數之第1干涉條紋；對上述感光性樹脂照射第2干涉光，該第2干涉光具有於不與上述第2方向、上述第3方向及上述第4方向平行之第5方向上直線狀地延伸且相互平行，並且與上述複數之第1干涉條紋為相同間隔之複數之第2干涉條紋；對上述感光性樹脂照射第3干涉光，該第3干涉光具有將上述複數之第1干涉條紋與上述複數之第2干涉條紋交叉之複數交叉 位置相連，並且於上述第3方向上延伸且相互平行之複數之第3干涉條紋；使上述感光性樹脂顯影而形成複數之開口；經由上述感光性樹脂之上述複數之開口而形成於上述第1方向上貫通上述積層體之複數之孔；及藉由於上述複數之孔之各者中埋入記憶體膜及半導體膜而形成複數之半導體支柱。
  8. 如請求項7之半導體記憶裝置之製造方法，其中上述複數之第3干涉條紋之上述第2方向之間隔係交替地重複第1間隔與為上述第1間隔之2倍之第2間隔。
  9. 如請求項8之半導體記憶裝置之製造方法，其中上述複數之第1干涉條紋為暗部；上述複數之第2干涉條紋為暗部；上述複數之第3干涉條紋為暗部。
  10. 如請求項7之半導體記憶裝置之製造方法，其中上述複數之第1干涉條紋為暗部；上述複數之第2干涉條紋為暗部；上述複數之第3干涉條紋為明部。
  11. 如請求項7之半導體記憶裝置之製造方法，其中上述複數之半導體支柱於上述第3方向上等間隔地形成。
  12. 如請求項7之半導體記憶裝置之製造方法，其中形成上述積層體之步驟包括於上述半導體基板上形成連接部；形成上述複數之半導體支柱之步驟包括如下步驟：形成第1半導體支柱、及與上述第1半導體支柱於上述第2方向上以上述第2間隔配置之第2半導體支柱，且由上述連接部連接上述第1半導體支柱之上述半導體基板側之端部與上述第2半導 體支柱之上述半導體基板側之端部。
  13. 如請求項7之半導體記憶裝置之製造方法，其進而包括形成於上述第2方向上延伸之複數之第1配線之步驟；於與上述第1方向及上述第2方向正交之第3方向上，上述複數之第1配線之間隔為上述複數之半導體支柱之上述第3方向之間隔之1/2。
  14. 如請求項13之半導體記憶裝置之製造方法，其進而包括形成與上述複數之第1配線正交之複數之第2配線之步驟。
  15. 一種半導體記憶裝置，其包含：半導體基板，其具有沿著與第1方向正交之第2方向及第3方向的第1面；及複數之支柱，其等配置於上述第1面上，而延伸於與上述第1面正交之上述第1方向上，上述支柱係包含於複數之記憶胞中，上述複數之記憶胞係串聯連接，上述支柱之端部係與配線(interconnection)相接，且上述端部係配置於上述半導體基板側之相反側；自上述第1方向觀察時，上述支柱中的6個支柱係配置於六邊形圖案的頂點(vertices of hexagonal pattern)；上述6個支柱中3對雙支柱係交替地配置於上述第3方向，且上述6個支柱中2對雙支柱係交替地配置於上述第2方向；連接至上述配線之上述支柱之任一者未被配置於上述六邊形圖案中；自上述第3方向觀察時，於上述第2方向的上述支柱之間隔包含第1間隔及第2間隔，上述第2間隔為上述第1間隔之2倍以上。
  16. 如請求項15之半導體記憶裝置，其中當自上述第2方向觀察時，上述支柱間的上述第3方向之間隔係相同的。
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