TWI544550B - 具有減少的電損失的絕緣體上半導體型結構的製造方法及相應的結構 - Google Patents
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Description
本發明係關於具有減少的電損失(electrical loss)的絕緣體上半導體型結構的製造方法。本發明也關於此種結構。
本發明因此專注於藉由SmartCut製程(註冊商標)來製造絕緣體上半導體型(SOI)結構的一般背景內容。此製程詳細描述在例如美國專利第5374564號中。
此種類型的結構一般包括支撐層(通常由具有高電阻率的單晶矽所製成)、絕緣氧化層、與半導體材料之薄層。
此薄層是設計來做成元件，通常為電子元件。
特別是射頻(radio-frequency)所製成的使用的應用中，例如在無線電話學的領域中，儘管存在該絕緣層，部分發出的波可被該支撐基板吸收，導致電損失。
為了對抗此困難，已經提出增加該支撐基板的電阻率至超過500Ω‧cm(歐姆‧公分)、或甚至超過數千Ω‧cm的作法，但是此無法證明是足夠的。
之後，有人提出要在該支撐基板(即容置該絕緣層與該薄層的那一個)的上面上沉積，而材料層的電荷載子陷阱(trap)的密度是高的。
特別是適用於多晶矽層以確保此功能。其結構是由許多晶粒所形成，該晶粒具有形成陷阱的缺陷邊界(粒接點(grain joint))，造成其整體特別低之導電率。這減少漏電流與在該支撐基板的階層處的電阻率的損失。
實現該技術包含在該支撐基板上沉積多晶矽層，接著應用該SmartCut製程的一般步驟。
此類型的方法是特別描述在美國專利文件第2007/032040號中。
但是，根據該文件的教示，在將顯現高電阻率的所產生結構上進行測試，申請人注意到討論中的技術並未令人滿意地減少電損失。
本發明的目標在於解決此問題，其是藉由提供具有減少的電損失的絕緣體上半導體型結構的製造方法，其中，置於該支撐基板上的多晶矽層具有預期的電阻性質。
這是一種具有減少的電損失的絕緣體上半導體型結構的製造方法，該結構依次地包括：由矽製成的支撐基板、氧化層與半導體材料之薄層，且多晶矽層係***在該支撐基板與該氧化層之間，該方法包括下列步驟：a)氧化由半導體材料製成的施予基板(donor substrate)，以在該施予基板表面處形成氧化層；b)在該施予基板中植入離子，以於其中形成脆化區(embrittlement zone)；c)將該施予基板黏著至該支撐基板，該氧化層係位在該黏著界面處，該支撐基板已經歷過能給予該支撐基板高電阻率(即高於500Ω‧cm的電阻率)之熱處理，其容置該施予基板的上面被該多晶矽層所覆蓋；d)根據該脆化區斷裂該施予基板，以將半導體材料之薄層轉移(transfer)至該支撐基板；e)進行該產生結構的至少一個安定(stabilisation)製程。
本方法是卓越在於形成該多晶矽層之前，進行能夠將高電阻率給予該支撐基板的該處理，且步驟e)包括至少一個長熱步驟(long thermal step)，其在不超過950℃的溫度下進行至少10分鐘。
在能夠給予該支撐基板高電阻率的處理後，從而沉積該多晶矽，使得在此處理期間利用的高溫不影響該多晶矽層的多晶性質。
相似地，在該最終結構的熱處理期間使用的熱預算(thermal budget)並不足夠來修改此多晶性質。
根據其他優點與非限制的特性：該支撐基板的電阻率係大於1000 Ω‧cm，較佳係大於2000 Ω‧cm，較更佳係大於3000 Ω‧cm；該長熱步驟係進行數小時；包括在高於1000℃的溫度下進行小於10分鐘(有利的係在1200℃等級的溫度進行1至2分鐘)的簡短處理(brief treatment)；能夠給予該支撐基板高電阻率的該熱處理包括至少一個在500至1200℃的溫度下進行30分鐘至20小時的步驟；能夠給予該支撐基板高電阻率的該熱處理係在三個步驟中的退火處理，第二步驟係小於其他兩個步驟的溫度；該三個步驟係分別在1000與1200℃之間的溫度下進行1至10小時、在600至900℃之間的溫度下進行1至10小時、以及在900至1200℃之間的溫度下進行1至48小時；在步驟e)中，該安定包括至少一個熱安定處理與該薄層的一個熱薄化處理；在步驟c)中，在沉積該多晶矽層之前，結晶網絡(crystalline network)的半導體退耦層(即具有不同於單晶矽的網目參數(mesh parameter))係沉積至該容置基板上；該退耦層包含多晶矽；該退耦層亦包含以矽與另一原子種類為基礎(silicon-based and another atomic species-based)的半導體材料；該以矽為基礎的導電材料係SiC或SiGe；該退耦層的沉積與該多晶矽層的沉積係連續地進行，亦即，在第一個情況中，藉由同時提供兩個分別係多晶矽與其他原子種類之氣體源，然後僅提供該多晶矽源；亦沉積有新的退耦層至該多晶矽層上；由多晶矽層與退耦層所構成的至少一個堆疊接著沉積至該新的退耦層上；本發明也關於具有減少的電損失的絕緣體上半導體型之結構，其依次地包括：由矽製成的支撐基板、氧化層與半導體材料之薄層，且多晶矽層係***在該支撐基板與該氧化層之間，且卓越在於該多晶矽層具有大於5000 Ω‧cm的電阻率。
較佳地，係具有大於10000 Ω‧cm或甚至50000 Ω‧cm的平均電阻率。
如先前所指出的，根據本發明的製程是屬於SmartCut類型。
於是，第1A圖說明由二氧化矽(SiO2)層10所覆蓋的在矽(Si)(較佳是單晶)中的施予基板1。這對應至第1B圖。
此氧化層可起因於該施予基板1的熱氧化或是已經藉由習知沉積來形成，該習知沉積是藉由所屬技術領域中具有通常知識者所習知之化學氣相沉積(Chemical Vapor Deposition，簡稱CVD)與低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，簡稱LPCVD)的氣相的化學沉積技術所沉積。
參照第1C圖，該施予基板是經由該氧化層2而受到原子或離子種類的植入。
「原子或離子種類的植入」是理解成能夠將這些種類引入至該施予基板的這些種類的任何轟擊(bombardment)，且最大濃度是在相對於該轟擊表面的該基板的預定深度，而在觀察上造成脆化區13。此類型的植入是根據已知名稱為SmartCut的製程來完成。
該脆化區13劃定薄層11與該施予基板1的剩餘部分(rest)12的界線。
原子或離子種類的植入可為簡單的植入，即單原子種類的植入(例如氫氣、氦氣或惰性氣體的植入)。
植入也可為原子或離子種類的共同植入(co-implantation)。
容置基板2是說明在第1D圖中，且是由矽製成的固體基板。
此支撐基板的特性是已經歷過能夠給予它其他電阻率(即電阻率係大於500Ω‧cm或甚至大於1000 Ω‧cm，較佳係大於2000Ω‧cm，或甚至較更佳係大於3000Ω‧cm)之熱處理。
在本發明製程的範圍內，在該基板的製造之後或更晚可已經實現此處理。
能夠給予該支撐基板2高電阻率的此熱處理係例如包括至少一個在500與1200℃之間的溫度下進行30分鐘至20小時的步驟的熱處理。
在另一實施例中，此處理包括在三個步驟中的退火處理，第二步驟係小於其他兩個步驟的溫度。
這三個步驟係有利地分別在1000與1200℃之間的溫度下進行1至10小時、在600至900℃之間的溫度下進行1至10小時、以及在900至1200℃之間的溫度下進行1至48小時。
這有利且選擇性的處理(也被已知為「高低高處理(High-low-High treatment)」)的第一步驟的功能是要藉由欲產生裸露區(denuded zone)(即沒有氧沈澱(precipitate)的區)的已知為「外擴散(exodiffusion)」的現象以從該基板的外表區移除氧。因此這是具有缺陷少於該最初處的區，而有利於後續多晶矽的沉積。
本製程的第二步驟的目標是啟動成核(nucleation)，即空隙的氧沈澱的「胚芽(embryo)」的產生。
最後，本製程的第三步驟的功能是要啟動在先前步驟中產生的沈澱的成長，即構成氧集群(cluster)。這經由該材料的電阻率增加而轉化。
在任何例子中，在後面沉積多晶矽層20之前，進行該基板2的電阻率的擴大處理。
繼續進行此製程而有效地保持該層20的多晶結構。
在翻轉該施予基板1之後，使該施予基板1接觸該支撐基板8的層20，使得該氧化層10恢復與該多晶矽層20接觸。
在該兩基板之間的黏著是藉由以較佳但非必須之方式的分子黏著完成。
進行反接合退火(disbonding annealing)，之後在該脆化區13的階層處從該施予基板1的剩餘部分12分離，以便更精確地在該多晶矽層20上將該層11轉移至該支撐基板2。
這產生在半完成狀態中的絕緣體上半導體型的基板3。
然後進行該產生結構3的安定。
與本發明一致，此安定包括長熱步驟與選擇性的簡短處理，該長熱步驟在不超過950℃的溫度下進行並持續至少10分鐘，該簡短處理在高於1000℃的溫度下進行並持續少於10分鐘。
該長熱步驟係較佳進行數小時，而該簡短處理係在1200℃的階層的溫度進行1至2分鐘。
更精確地說，這些完成步驟包括至少一個之下列處理：
a)在磨光之前熱安定處理，消耗由該界面13的階層處的分離所損壞的施予基板的區；
b)用以消耗該層11的材料的機械與化學磨光處理(Chemical Polishing Treatment，簡稱CMP)，以到達該較佳厚度；
c)最終熱薄化處理，以達到該最終較佳厚度。
關於先前指出的溫度與持續條件，進行的熱預算是不適用於再結晶的多晶矽，係損失其有利效應。
但是，在該結構的安定期間限制該處理的持續及/或溫度導致所造成的界面的脆化，使得非常有用來進行用於強化該結構的內聚力的中間處理。在黏著之前使用電漿進行特別處理。
依照根據本發明的製程的較佳實施例，該多晶矽層是形成在已知為「網絡結晶退耦(network crystalline decoupling)」(即具有濃度梯度的層，且網目參數不同於由該支撐基板所形成的矽的網目參數)的層21上。
這網目參數的差異是例如大於5%。
此退耦層有利地包含多晶矽，但絕不包含純單晶矽。
根據較佳實施例，它亦包含以矽與另一原子種類為基礎的半導體材料。
這可例如為SiC或SiGe。
在該支撐基板2與該多晶矽層之間的此梯度層的優點是它防止該多晶矽從該層11再結晶。
此梯度層對抗多晶矽的再結晶。經由其凹穴與粒接點，該多晶矽層：設陷阱捕捉產生電阻率下降的污染物(硼、磷、鈣、鈉等)；對於在該氧化物10下方所包含的電荷形成障礙(barrier)；防止該氧化物10中所包含的空隙氧擴散(擴散導致不良陷阱，例如「吸氣(gettering)」效應)。
該退耦層21及該多晶矽層20係較佳連續地以相同沉積步驟製造，意謂該層21首先藉由注入要構成多晶矽的第一氣體與要構成其他原子種類的第二氣體而形成；接著，一旦達到較佳厚度，藉由連續注入該氣體來切斷該第二氣體的到達，以形成該多晶矽層。
如第3圖所示，也可構成新的退耦多晶矽層，以防止後者從該半導體材料11的薄層再結晶。
視需要地，可形成包括退耦層21/多晶矽層20/退耦層21/多晶矽層20等的堆疊。
有利地，該多晶矽層與該退耦層或該等退耦層的總厚度是在3000與10000埃()之間，且在該多晶矽層與該退耦層的厚度之間的比(ratio)是10。
第4圖提出根據本發明所獲得的結構的電阻率的測試。
此特性描述是藉由已知稱作「4PP」(源自「四點探針(four points probe)」)的方法來完成，具體而言是藉由使用通過整個結構的四個電極。
已知且也眾所皆知為「SRP」的第二方法藉由如前所提及圖式所示的斜接面(mitre)來追溯電阻率的發展為深度的函數。
不論使用的方法，相較於將不經歷根據本發明的製程的相同結構，依據根據本發明的製程所處理的結構顯然保持高電阻率。
使用已知為4PP的方法與藉由進行比較測試，平均電阻率從4至5000Ω‧cm升高至超過70000Ω‧cm。
再者，如第5A與5B圖所示，根據先前技術在結構上測試的已知為「SRP」的方法是引用在相較於本發明(第5B圖)的該描述(第5A圖)的最初處，顯示根據本發明(對比於根據先前技術的結構)，該多晶矽層具有非常高的電阻率。
這是因為該多晶矽已經保持其多晶結構的事實。
最後，藉由在元件中「注入」電訊號以進行測試。
接著，量測如主要訊號的函數的諧波(harmonic)的能量。
當使用在射頻領域中的元件正在運作時，藉由該電訊號可產生寄生訊號，該電訊號在不同的頻率通過它們。這些是已知為諧波。
在玻璃基板的例子中，幾乎不產生諧波，且該元件電子上製造的基板越是高度執行，該諧波的能量愈小。
在由高電阻率的矽所製成的支撐基板2且不存在該箱子(Box)下的多晶矽層的例子中，該諧波是高的。
因為存在此層，雖然沒有修改熱處理，電效能係增進，但是熱預算導致該多晶矽部分再結晶或甚至完全再結晶且消除顯著電陷阱。
最後，在該箱子下存在的多晶矽非常增進電效能，這是因為根據本發明應用該製造方法及/或引入防止該矽之再結晶的退耦層(21)。
最後，顯然地，在該支撐基板與該多晶矽之間沉積梯度層也可在製造SOI型結構的範圍內進行，而非藉由SmartCut技術。
1．．．施予基板
2、8．．．支撐基板
3．．．結構
10．．．二氧化矽層、氧化層
11．．．薄層
12．．．剩餘部分
13．．．脆化區
20．．．多晶矽層
21．．．退耦層
本發明的其他特徵與優點將由上述一些較佳實施例的描述而浮現。將參照所附圖式來給予描述，其中：
第1A至1G圖表示根據本發明的製程的不同步驟；
第2圖是於其中***有退耦層的該結構的部分的詳細圖式；
第3圖是第2圖的變體，其中，於該多晶矽上形成有額外的退耦層；
第4圖是根據本發明的結構的剖面圖，其中，該電阻率是被提出待測試的；以及
第5A與5B圖是分別根據先前技術與根據本發明(利用「SRP」方法經由例如第4圖的結構來量測電阻率)而說明的圖式。
2．．．支撐基板
3．．．結構
10．．．二氧化矽層、氧化層
11．．．薄層
20．．．多晶矽層
Claims (14)
- 一種具有減少的電損失的絕緣體上半導體型結構(3)的製造方法，該結構(3)依次地包括：由矽製成的支撐基板(2)、氧化層(10)與半導體材料之薄層(11)，且多晶矽層(20)係***在該支撐基板(2)與該氧化層(10)之間，該方法包括下列步驟：a)氧化由半導體材料製成的施予基板(1)，以在該施予基板表面處形成氧化層(10)；b)在該施予基板中植入離子，以於其中形成脆化區(13)；c)將該施予基板(1)黏著至該支撐基板(2)上，該氧化層(10)係位在該黏著界面處，該支撐基板(2)已經歷過能給予該支撐基板高電阻率，即高於500Ω‧cm的電阻率之熱處理，其容置該施予基板(1)的上面被該多晶矽層(20)所覆蓋；d)根據該脆化區(13)斷裂該施予基板(1)，以將該半導體材料之薄層(11)轉移至該支撐基板(2)；e)進行該產生結構(3)的至少一個熱安定事件，其中，在形成該多晶矽層(20)之前，進行能夠將高電阻率給予該支撐基板(2)的該處理，且步驟e)包括至少一個長熱步驟，其在不超過950℃的溫度下進行至少10分鐘，其中，能夠給予該支撐基板(2)高電阻率的該熱處理係在三個步驟中的退火處理，第二步驟係小於其他兩個步驟的溫度。
- 如申請專利範圍第1項所述之方法，其中，該支撐基板(2)的電阻率係大於1000Ω‧cm，較佳係大於2000Ω‧cm，較更佳係大於3000Ω‧cm。
- 如申請專利範圍第1或2項所述之方法，其中，該長熱步驟係進行數小時。
- 如申請專利範圍第1項所述之方法，其中，係包括在高於1000℃的溫度下進行小於10分鐘的簡短處理，且有利的係在1200℃等級的溫度進行1至2分鐘的簡短處理。
- 如申請專利範圍第1項所述之方法，其中，能夠給予該支撐基板(2)高電阻率的該熱處理包括至少一個在500與1200℃之間的溫度下進行30分鐘至20小時的步驟。
- 如申請專利範圍第1項所述之方法，其中，該三個步驟係分別在1000與1200℃之間的溫度下進行1至10小時、在600至900℃之間的溫度下進行1至10小時、以及在900至1200℃之間的溫度下進行1至48小時。
- 如申請專利範圍第1項所述之方法，其中，在步驟e)中，該熱安定包括至少一個熱安定處理與該薄層(11)的一個熱薄化處理。
- 如申請專利範圍第1項所述之方法，其中，在步驟c)中，在沉積該多晶矽層(20)之前，已知為網絡結晶的退耦的半導體層(21)，即具有不同於單晶矽的網目參數，係沉積至該容置基板上。
- 如申請專利範圍第8項所述之方法，其中，該退耦層(21)包含多晶矽。
- 如申請專利範圍第9項所述之方法，其中，該退耦層(21)亦包含以矽與另一原子種類為基礎的半導體材料。
- 如申請專利範圍第10項所述之方法，其中，該以矽為基礎的材料導體係SiC或SiGe。
- 如申請專利範圍第10項所述之方法，其中，該退耦層(21)的沉積與該多晶矽層(20)的沉積係連續地進行，亦即，在第一個情況中，藉由同時提供兩個分別係多晶矽與其他原子種類之氣體源，然後僅提供該多晶矽源。
- 如申請專利範圍第8項所述之方法，其中，在該多晶矽層(20)上亦沉積有新的退耦層(21)。
- 如申請專利範圍第13項所述之方法，其中，由多晶矽層(20)與退耦層(21)所構成的至少一個堆疊係沉積在該新的退耦層(21)上。
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