TWI540832B - Switch circuit - Google Patents

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TWI540832B
TWI540832B TW101116712A TW101116712A TWI540832B TW I540832 B TWI540832 B TW I540832B TW 101116712 A TW101116712 A TW 101116712A TW 101116712 A TW101116712 A TW 101116712A TW I540832 B TWI540832 B TW I540832B
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capacitance
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Kazuhiro Fujikawa
Nobuo Shiga
Takashi Ohira
Kazuyuki Wada
Kazuya ISHIOKA
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Sumitomo Electric Industries
Nat Univ Corp Toyohashi Univ
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Description

開關電路
本發明係關於一種開關電路。
已知利用有電晶體等半導體開關元件之開關電路(參照專利文獻1)。因於半導體開關元件中存在起因於構成之寄生電容，而於半導體開關元件之開關動作中產生寄生電容之充放電時間。作為縮短如上所述之寄生電容之充放電時間之方法，專利文獻1中係對半導體開關元件進行過驅動(overdrive)。
先前技術文獻 專利文獻
專利文獻1：日本專利實公平7-47993號公報
然而，於進行過驅動時，由於必需供給較半導體開關元件之驅動所需之電壓(或電流)多之電壓(或電流)，故而存在可能破壞半導體開關元件之情形，並且開關電路之功率效率亦容易下降。
本發明之目的在於提供一種不利用過驅動便可謀求開關速度之提昇，並且可謀求功率效率之提昇的開關電路。
本發明之一態樣之開關電路包括至少一個具有輸入端子、輸出端子及共用端子之半導體開關元件，且其係藉由 對輸入端子與共用端子之間施加脈衝狀信號而將輸出端子與共用端子之間之電流開關者。該開關電路具備電容抑制元件部，其連接於輸入端子與輸出端子之間、輸入端子與共用端子之間及輸出端子與共用端子之間之至少一者。上述電容抑制元件部使連接有電容抑制元件部之半導體開關元件之端子間之寄生電容於脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接電容抑制元件部之情形。
本發明之其他態樣之開關電路為如下開關電路：包括4個具有輸入端子、輸出端子及共用端子之半導體開關元件，4個上述半導體開關元件中之第1半導體開關元件之輸出端子與4個上述半導體開關元件中之第3半導體開關元件之輸出端子相連接，4個上述半導體開關元件中之第2半導體開關元件之共用端子與4個上述半導體開關元件中之第4半導體開關元件之共用端子相連接，第1半導體開關元件之共用端子與第2半導體開關元件之輸出端子相連接，第3半導體開關元件之共用端子與第4半導體開關元件之輸出端子相連接，且以於第1及第4半導體開關元件為導通狀態時使第2及第3半導體開關元件成為斷開狀態，並且於第1及第4半導體開關元件為斷開狀態時使第2及第3半導體開關元件成為導通狀態之方式，對第1~第4半導體開關元件之輸入端子各者施加脈衝狀信號。該開關電路具備電容抑制元件部，其連接於4個半導體開關元件中之至少一個半導體開關元件之輸入端子與輸出端子之間、輸入端子與共 用端子之間及輸出端子與共用端子之間之至少一者。該電容抑制元件部使連接有電容抑制元件部之半導體開關元件之端子間之寄生電容於脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接電容抑制元件部之情形。
於上述本發明之一態樣及其他態樣之開關電路之構成中，藉由電容抑制元件部而降低半導體開關元件中存在之寄生電容本身之影響。因此，不利用過驅動便可謀求開關速度之提昇，並且可提昇功率效率。
上述本發明之其他態樣之開關電路可進而具備：第1電容元件，其連接於第2半導體開關元件之輸出端子與第4半導體開關元件之輸入端子之間；及第2電容元件，其連接於第2半導體開關元件之輸入端子與第4半導體開關元件之輸出端子之間。於該形態中，第1電容元件可具有如下電容，即，使第4半導體開關元件之輸入端子與輸出端子之間之寄生電容於對第4半導體開關元件供給之脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接第1電容元件之情形。又，第2電容元件可具有如下電容，即，使第2半導體開關元件之輸入端子與輸出端子之間之寄生電容於對第2半導體開關元件供給之脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接第2電容元件之情形。
於該構成中，藉由連接第1及第2電容元件，可降低第2及第4半導體開關元件之各自之輸入端子與輸出端子之間 之寄生電容。其結果，可進一步謀求開關速度之高速化及功率效率之提昇。
上述脈衝狀信號可為PWM(Pulse Width Modulation，脈寬調變)信號。於該情形時，於將電容抑制元件部之電抗設為角頻率之函數X(ω)時，電容抑制元件部可以滿足式(1)及式(2)之方式構成：
(於式(1)及式(2)中，j表示虛數單位，ω0為PWM信號之時脈頻率與2π之乘積，ωM為PWM信號之調變頻率與2π之乘積，CX為半導體開關元件之端子間之寄生電容，且為連接有電容抑制元件部之半導體開關元件之端子間之寄生電容，RCO為與連接有電容抑制元件部之半導體開關元件之輸入端子連接且供給PWM信號之驅動電路之輸出阻抗)。
於該構成中，於連接有電容抑制元件部之半導體開關元件中，連接有電容抑制元件部之端子間之寄生電容與電容抑制元件部的合成阻抗變得非常大。其結果，連接有電容抑制元件部之端子間之寄生電容接近於實質上不存在之狀態，因此可降低該寄生電容之影響。
上述函數X(ω)可以式(3)表示： (式(3)中，於將t設為1~N-1之整數時，ωz0為滿足0<ωz0<ω0之值，ωzt、ωpt為滿足tω0<ωpt<ωzt<(t+1)ω0之值，β為任意之值)。
上述電容抑制元件部可連接於半導體開關元件之輸入端子與輸出端子之間。於該情形時，半導體開關元件之寄生電容且輸入端子與輸出端子之間之寄生電容可藉由電容抑制元件部降低。
上述N可設為2以上。於該情形時，電容抑制元件部可包括串聯連接之第1~第N電路部。進而，第1電路部可包含串聯連接之電感元件及電容元件，並且第2~第N電路部中之第i電路部(i為2~N之整數)可包含並聯連接之電感元件及電容元件。
於該情形時，可使構成能夠於直至N次諧波下降低寄生電容之電容抑制元件部之元件數最少。
於將上述第1電路部所包含之電感元件及電容元件之各自之元件值設為L0及C0，將上述第i電路部所包含之電感元件及電容元件之元件值分別設為Li-1及Ci-1之情形時，第1電路部所包含之電感元件及電容元件之各自之元件值、以及第2~第N電路部之各者所包含之電容元件之元件值滿足式(4)，且Li-1可為1/(Ci-1(ωp(i-1))2)。
根據本發明，可提供一種不利用過驅動便可謀求開關速度之提昇，並且可謀求功率效率之提昇的開關電路。
以下，參照圖式對本發明之實施形態進行說明。於圖式之說明中，對同一要素標註同一符號，且省略重複之說明。圖式之尺寸比率並非必需與所說明者一致。
(第1實施形態)
利用圖1對本發明之第1實施形態之開關電路10進行說明。圖1係表示第1實施形態之開關電路10之概略構成之電路圖。
開關電路10包括半導體開關元件20a及半導體開關元件20b。開關電路10可包括驅動各半導體開關元件20a、20b 之驅動電路30。
半導體開關元件20a、20b均為MOS(Metal Oxide Semiconductor，金屬氧化物半導體)型場效電晶體(MOSFET，Metal Oxide Semiconductor Field Effect Transistor)。作為MOSFET之例，包括功率MOSFET。於本實施形態中，半導體開關元件20a、20b之構成及器件特性相同。但，半導體開關元件20a、20b之構成及器件特性亦可不同。半導體開關元件20a具有作為輸入端子之閘極端子21a、作為輸出端子之汲極端子22a及作為共用端子之源極端子23a。同樣地，半導體開關元件20b具有作為輸入端子之閘極端子21b、作為輸出端子之汲極端子22b及作為共用端子之源極端子23b。
半導體開關元件20a之汲極端子22a連接於第1電源40。第1電源40對汲極端子22a供給正電壓VDD。正電壓VDD之例為400 V。半導體開關元件20a之源極端子23a連接於半導體開關元件20b之汲極端子22b。於該情形時，半導體開關元件20a與半導體開關元件20b係串聯連接。
半導體開關元件20b之源極端子23b連接於第2電源41。第2電源41對源極端子23b供給負電壓VSS。負電壓VSS可設為-VDD。
連接於半導體開關元件20a之汲極端子22a與源極端子23a間之二極體D1、及連接於半導體開關元件20b之汲極端子22b與源極端子23b間之二極體D2表示半導體開關元件20a、20b之寄生二極體。於本實施形態中，由於將半導體 開關元件20a、20b設為MOS型場效電晶體，故而作為寄生二極體進行說明。然而，於半導體開關元件20a、20b不包括寄生二極體之情形時等，可將作為保護用二極體之二極體D1、D2連接於半導體開關元件20a、20b。於該情形時，如圖1所示，二極體D1、D2之陰極端子可分別連接於汲極端子22a、22b，二極體D1、D2之陽極端子可連接於源極端子23a、23b。於本實施形態中，由於將二極體D1、D2作為半導體開關元件20a、20b之寄生二極體進行說明，故而有時省略其記載。
驅動電路30為對各半導體開關元件20a、20b進行脈寬調變(Pulse Width Modulation：PWM)控制之閘極驅動電路。驅動電路30分別連接於半導體開關元件20a、20b之閘極端子(輸入端子)21a、21b。驅動電路30對半導體開關元件20a之閘極端子21a供給作為正相之脈衝狀信號的PWM信號，並且對半導體開關元件20b之閘極端子21b供給作為逆相之脈衝狀信號的PWM信號。PWM信號具有調變頻率fM、及作為將各半導體開關20a、20b開關之開關頻率的時脈頻率fCLK。PWM信號可藉由以比較器等對具有調變頻率fM之信號波(例如正弦波)與具有時脈頻率fCLK之三角波進行比較而生成。將驅動電路30中之對半導體開關元件20a供給PWM信號之電路部設為第1驅動電路部31，將對半導體開關元件20b供給PWM信號之電路部設為第2驅動電路部32而進行說明。第1及第2驅動電路部31、32之各者分別連接於第3電源42a、42b之負極。第3電源42a、42b之正極分別連 接於半導體開關元件20a、20b之源極端子23a、23b。於該構成中，藉由第3電源42a、42b，以源極端子23a、23b為基準對第1及第2驅動電路部31、32供給特定之負電壓(例如-11 V)。
如圖1所示，於半導體開關元件20a之源極端子23a與半導體開關元件20b之汲極端子22b之連接點，連接有作為電感負載之電感元件LL之一端。於電感元件LL之另一端，連接有一端接地之電阻RL。電感元件LL之元件值之例為2.5 mH。又，電阻RL之電阻值之例為10 Ω。
於上述構成中，自第1驅動電路部31對閘極端子21a與源極端子23a之間供給脈衝狀信號。對應於作為脈衝狀信號之PWM信號之高位準與低位準之切換，將半導體開關元件20a控制為於汲極端子22a與源極端子23a間可流通電流之導通狀態、及於汲極端子22a與源極端子23a間不流通電流之斷開狀態。對於半導體開關元件20b亦相同。即，藉由自第2驅動電路部32對閘極端子21b供給PWM信號，可控制半導體開關元件20b之導通狀態及斷開狀態。
自第1驅動電路部31對半導體開關元件20a供給之PWM信號為正相。與此相對，自第2驅動電路部32對半導體開關元件20b供給之PWM信號為逆相。藉此，於半導體開關元件20a為導通狀態時，半導體開關元件20b成為斷開狀態。於半導體開關元件20a為導通狀態時，電流自汲極端子22a流向源極端子23a。由於半導體開關元件20b為斷開狀態，故而該電流向作為電感元件LL之線圈側流動。
另一方面，於半導體開關元件20a為斷開狀態時，半導體開關元件20b成為導通狀態。於該情形時，成為如下狀態：一方面，來自半導體開關元件20a之電流變得不流向電感元件LL，另一方面，於半導體開關元件20b之汲極端子22b與源極端子23b之間可流通電流。其結果，電流自電感元件LL側流向半導體開關元件20b。因此，藉由半導體開關元件20a(或半導體開關元件20b)之導通/斷開之開關，而使電感LL中流通之電流之方向如以圖1之箭頭A1及箭頭A2所示般切換。
於開關電路10中，為謀求各半導體開關元件20a、20b之開關速度之高速化，並且謀求開關電路10之功率效率之提昇，而於半導體開關元件20a、20b上連接有電容抑制元件部50a、50b。電容抑制元件部50a、50b為用以抑制半導體開關元件20a、20b中分別存在之寄生電容之影響的元件部。
以下，對電容抑制元件部50a、50b進行說明。如上所述，於本實施形態中，由於設為半導體開關元件20a、20b具有相同之構成，故而除將半導體開關元件20a、20b相區別而進行說明之情形以外，均稱為半導體開關元件20。半導體開關元件20a、20b分別所具有之各端子之記法亦與此相同。又，由於設為半導體開關元件20a、20b具有相同之構成，故而電容抑制元件部50a、50b之構成亦可設為相同。藉此，電容抑制元件部50a、50b亦除特別地加以區別而進行說明之情形以外，均將電容抑制元件部50a、50b稱 為電容抑制元件部50而進行說明。
圖2係用以說明半導體開關元件中存在之寄生電容與電容抑制元件部之關係之圖式。如圖2所示，於半導體開關元件20之各端子間存在寄生電容CGS、CGD、CDS。於圖2中，將寄生電容CGS、CGD、CDS表示為電容元件。
為抑制寄生電容CGS、CGD、CDS中之至少一者，而於半導體開關元件20上連接有至少一個電容抑制元件部50。電容抑制元件部50連接於應抑制之寄生電容CGS、CGD、CDS所存在之端子間。於該情形時，電容抑制元件部50與應抑制之寄生電容CGS、CGD、CDS並聯連接。於圖2中，作為一例，表示有於閘極端子21與汲極端子22之間連接電容抑制元件部50而抑制寄生電容CGD之情形時之形態。將寄生電容CGS、CGD、CDS中應藉由電容抑制元件部50抑制之寄生電容稱為寄生電容CX。
電容抑制元件部50係於PWM信號之時脈頻率之N倍之頻率下抑制半導體開關元件20之寄生電容CX。電容抑制元件部50係以滿足以下條件之方式構成。
條件(i)：於PWM信號之時脈頻率之N次諧波之角頻率下，寄生電容CX之阻抗與電容抑制元件部50之阻抗之大小相等，且該等之符號相異。
條件(ii)：與半導體開關元件20之閘極端子21連接之驅動電路30之輸出阻抗RC0充分小於半導體開關元件20之輸入阻抗。於圖1所示之電路構成中，對於半導體開關元件20a之輸出阻抗RC0為第1驅動電路部31之輸出阻抗，且對 應於第1驅動電路部31與源極端子23a之間所表示之電阻RCO之電阻值。同樣地，於圖1所示之電路構成中，對於半導體開關元件20b之輸出阻抗RC0為第2驅動電路部32之輸出阻抗，且對應於第2驅動電路部32與源極端子23b之間所表示之電阻RCO之電阻值。
於將電容抑制元件部50之電抗設為作為角頻率ω之函數之X(ω)時，上述(i)係以式(5)表示，(ii)係以式(6)表示。即，電容抑制元件部50係以滿足式(5)及式(6)之方式構成。於以下之說明中，亦將X(ω)稱為電容抑制元件部50之電抗曲線。
於式(5)及式(6)中，j表示虛數單位。ω0為PWM信號之時脈頻率fCLK與2π之乘積。ωM為PWM信號之調變頻率fM與2π之乘積。CX為連接有電容抑制元件部50之半導體開關元件20之端子間之寄生電容。例如於電容抑制元件部50連接於閘極端子21與汲極端子22之間之情形時，Cx=CGD。如上所述，RCO為與半導體開關元件20之閘極端子21連接之驅動電路30之輸出阻抗。於式(6)中，α只要較1充分大即可，例如α可設為10以上。又，α可設為100以上。
若於半導體開關元件20之端子間之寄生電容CGS、CGD、CDS中之欲抵消之寄生電容CX之端子間連接電容抑制元件部50，則電容抑制元件部50相對於該寄生電容CX並聯連接。若電容抑制元件部50滿足式(5)及式(6)，則電容抑制元件部50和與其並聯之寄生電容CX之合成阻抗於PWM信號之時脈頻率fCLK之N次諧波下成為非常大之值(例如為無限大(∞))。藉此，於連接有滿足式(5)之電容抑制元件部50之半導體開關元件20中，可與連接有電容抑制元件部50之端子間之寄生電容CX實質上不存在之情形同樣地進行動作。即，於半導體開關元件20之動作方面，電容抑制元件部50可降低半導體開關元件20之寄生電容CX。
其次，對電容抑制元件部50之電路構成具體地進行說明。
圖3係表示電容抑制元件部之電抗曲線與寄生電容之電抗曲線之關係之圖式，且對應於表示式(5)之關係之圖。圖3表示N=3之情形作為一例。於圖3中，橫軸表示角頻率ω，縱軸表示電抗[Ω]。圖3中之實線表示電容抑制元件部50之電抗曲線X(ω)。圖3中之單點劃線表示寄生電容之電抗曲線(1/ωCX)。於圖3中，寄生電容CX之電抗曲線為表示寄生電容CX之電抗之絕對值的曲線。ωpn為自直流(即ω=0)起算第n個極點角頻率。ωz(n-1)為滿足X(ω)=0之角頻率，且為自直流起算第n個角頻率。
若參照圖3，則構成電容抑制元件部50之元件數最少之電容抑制元件部50之電抗函數X(ω)可滿足式(7)。
於式(7)中，於將t設為1~N-1之整數時，ωpt、ωz0、ωzt為以滿足0<ωz0<ω0、及tω0<ωpt<ωzt<(t+1)ω0且滿足式(5)及式(6)之方式決定之值。β為以滿足式(5)及式(6)之方式決定之任意之值。
圖4係表示滿足式(7)之電容抑制元件部50之電路構成之一例之圖式。電容抑制元件部50係於電容抑制元件部50之端子51、52之間包括串聯連接之N個第1~第N電路部531~53N。第1電路部531係將電容元件C0與電感元件L0串聯連接而成。於該情形時，第1電路部531為串聯電路。於N=1之情形時，電容抑制元件部50可僅由第1電路部531構成。於N為2以上之情形時，第2~第N電路部532~53N中之第i電路部53i(i為2~N之整數)係將電容元件Ci-1與電感元件Li-1並聯連接而成。如圖4所示，第i電路部53i構成並聯諧振電路。以下，為進行說明，亦將圖4所示之電路構成稱為基本構成。於該基本構成中，如圖4所示，藉由使並聯諧振電路增加一段，而針對其他諧波可降低寄生電容。又，如由電路構成所知般，於針對N次諧波可降低寄生電容之情形時，藉由增加並聯諧振電路之段數，而針對N次以外之任意之諧波亦可降低寄生電容。再者，亦可不按照次數自低至高之諧波之順序降低寄生電容。而且，亦可不限定於鄰接之次數之諧波。例如亦可僅如1、3、5、7…般 每隔1次地針對奇數次之諧波降低寄生電容。
對基本構成中之電容元件C0、Ci-1及電感元件L0、Li-1之元件值之導出方法之一例進行說明。
式(5)表示為式(80)~(8N-1)。
於基本構成中，式(7)可如式(9)般進行變形。
其中，L1=1/(C1/(ωp1)2)，L2=1/(C2(ωp2)2)，…，LN-1=1/(CN-1(ωp(N-1))2)。
藉由將式(9)代入至式(80)~(8N-1)及式(6)後，進行矩陣計算而獲得式(10)。
於式(10)中，藉由於0<ωz0<ω0、及tω0<ωpt<ωzt<(t+1)ω0(其中t為1~N-1之整數)之範圍內獲得ωp1~ωp(N-1)，可由式(10)獲得各元件值。
以下，於N=3之情形時具體地進行說明。於該情形時，式(9)及式(10)對應於下述式(11)及式(12)。
此處，於將PWM信號之調變頻率fM設為60 Hz，且設為ωM=120π[rad/s]，進而設為ω0=240000π[rad/s]、RCO=30[Ω]、α=100、C=1.9[nF]、ωp1=264000[rad/s]、ωp2=504000[rad/s]時，L0、C0、L1、C1、L2、C2如下所述。
L0=136.9[μH]
C0=882.3[nF]
L1=133.4[μH]
C1=10.9[nF]
L2=9.4[μH]
C2=28.2[nF]
又，藉由使用計算所得之L0、C0、L1、C1、L2、C2，可獲得β、ωz0、ωz1。示出該等之求法之一例。
於N=3之情形時，式(7)之右邊可如下所述般進行變形。
進而，於N=3之情形時，由式(13)之右邊使下式成立。
藉由將式(13)及式(14)進行比較，而使以下之關係成立。
利用該等式(15a)~式(15d)及所算出之L0、C0、L1、C1、L2、C2，可獲得β、ωz0、ωz1、ωz2。
於電容抑制元件部50如圖4所示般包括第1~第N電路部531~53N之構成中，可以上述方式決定電容抑制元件部50中所包括之各元件之元件值，並且如於N=3之情形時所例示般可獲得β、ωz0、ωz1、ωz2…ωz(N-1)。
此處，參照圖4對電容抑制元件部50之元件構成之一例進行了說明。然而，電容抑制元件部50之構成並不限定於圖4之形態。例如於N=2之情形時，可存在圖5(a)~圖5(c)所示之元件構成。於N=3之情形時，進而亦可為圖6(a)~圖6(j)、圖7(a)~圖7(m)及圖8(a)~圖8(h)所例示之元件構成。 圖6(a)~圖6(j)、圖7(a)~圖7(m)及圖8(a)~圖8(h)分別表示N=3且元件數最少之情形時之元件構成之例。於該等圖中，與圖4之情形同樣地對電容元件及電感元件標註C0、C1、C2、L0、L1及L2，該等元件之元件值係以滿足式(5)及式(6)之方式決定。於圖4之N=3之情形時，以及於如圖6(a)~圖6(j)、圖7(a)~圖7(m)及圖8(a)~圖8(h)之例所示般N=3之情形時，電容抑制元件部50包括6個電抗元件。於圖4(N=3之情形)、圖6(a)~圖6(j)、圖7(a)~圖7(m)及圖8(a)~圖8(h)中，表示有電容抑制元件部50所包括之元件數最少之情形時之電路構成例，因此於N=3之情形時，電容抑制元件部50包括至少6個電抗元件。
其次，對圖6(a)所示之電路構成之情形時之元件值之計算方法之一例進行說明。
藉由將式(14)之右邊替換為s=jω，而如式(16)般表示式(14)之右邊。
其中，於式(16)中，a3、a2、a1、a0、b2、b1及b0如下所述，且為由在圖4之基本構成中N=3之情形時算出之值所決定之值。
而且，式(16)對應於N=3之情形時之式(7)，且表示有電容抑制元件部50之電抗，因此亦可包括圖6(a)之電路構成。另一方面，與圖6(a)之元件構成對應之式係如式(18)所示。如上所述，於圖6(a)中，與圖4之情形同樣地對電容元件及電感元件標註C0、C1、C2、L0、L1及L2，但於以下之計算中，為與圖4之情形相區別，而於式(18)中記作C0a、C1a、C2a、L0a、L1a及L2a。
為獲得各元件值，使式(16)之右邊以成為式(18)之右邊之方式變形。
藉由將式(16)之右邊之各變形前後之有理函數的係數進行比較，可獲得式(20a)~式(20f)、式(21a)~式(21g)及式(22a)~式(22d)。藉由該等式，可獲得於圖6(a)所示之電路 構成之情形時之各元件之元件值，即，L0a、C0a、L1a、C1a、L2a、C2a。
於式(20a)~式(20f)中，a3、a2、a1、a0、b2、b1及b0係藉由式(17a)~式(17g)獲得。如上所述，式(17a)~式(17g)係基於在圖4之基本構成中N=3之情形時算出之值。
關於圖5(a)~圖5(c)所示之各電路構成等其他電路構成，亦同樣地獲得各電路構成所包括之元件之元件值即可。即，為表示各電路構成之特性，對式(11)進行變形。藉由將該式變形前後之有理函數之係數進行比較，且使用a3、a2、a1、a0、b2及b1，可獲得各電路構成之元件值。但，於即便電路構成已決定亦無法藉由如上所述之式變形等決定元件值之情形時，亦可利用數值分析之方法決定元件值。
於以上之說明中係假定為如圖4等所示之電路構成而決定電容抑制元件部50之各元件值。電容抑制元件部50之電路構成只要以滿足式(5)及式(6)之方式進行設計即可，例如可利用拓撲探索法決定。利用拓撲探索法之電路構成之決定方法之一例如下所述。
使用任意之係數an~a0(an、a0≠0)，將表示為an(s2)n+an-1(s2)n-1+…+a0之多項式定義為Dn。其中，s=jω。
同樣地，將表示為an(p2)n+an-1(p2)n-1+…+a0之多項式定義為Dn。其中，p=1/s。
而且，應用以下規則求出電路構造。
<規則1>
<規則2>
<規則3>
<規則4>
<規則5>
於規則1~4中，箭頭表示式變形之方向。規則5表示可將s與1/p相互轉換。
藉由於式(7)中替換為s=jω，且應用複數次規則1~5，而獲得電路構造。
對在圖4中N=3之情形時加以應用之情形進行說明。N=3之情形時之式(7)可如以下般表示。
式(28)之右邊可藉由應用複數次規則1~4而如下所述般進行變形。
於上述變形中，最後之式對應於式(11)。因此，可獲得於圖4中N=3之情形時之電路構成。
電容抑制元件部50所包括之元件數係由應抑制之諧波之次數、即N之值決定。於電容抑制元件部50中，電容元件與電感元件之數量相同。於電容抑制元件部50之兩端子51、52間排列電容元件及電感元件時，可按照以下規則進行排列。
規則A：各元件之兩端均連接於不同之中繼節點或端子。
規則B：於同一接點間不並聯連接3個以上之元件。
規則C：規則B之對偶亦設為相同。
規則D：不形成如對某節點僅串聯連接2個元件且返回至同一節點之閉路。
規則E：於串聯連接有複數個局部之2端子電路時，更換順序而成者視為同一者。
規則F：除如於電容抑制元件部50之兩端子間與一個元 件並聯地並聯連接剩餘之元件之電路以外。
藉由應用上述規則A~F，可更快地執行電容抑制元件部50之電路構成之決定。
於開關電路10中，於半導體開關元件20上連接有電容抑制元件部50。如上所述，電容抑制元件部50係以滿足式(5)及式(6)之方式進行設計。藉此，於直至PWM信號之時脈頻率fCLK之N次諧波下，可視為連接有電容抑制元件部50之半導體開關元件20之端子間之寄生電容CX實質上不存在的狀態。即，藉由電容抑制元件部50而中和寄生電容CX。因此，寄生電容CX之充放電所需之時間減少，故而可謀求半導體開關元件20之開關之高速化。其結果，可加快開關電路10之開關速度，並且可謀求開關電路10之功率效率之提昇。
於圖1所例示之構成中，由於在半導體開關元件20a之閘極端子21a與汲極端子22a之間連接有電容抑制元件部50a，故而可抵消半導體開關元件20a之寄生電容CGD。同樣地，半導體開關元件20b之寄生電容GGD可藉由電容抑制元件部50b抵消。
作為謀求利用有半導體開關元件20之開關電路10之開關之高速化的方法，亦可考慮進行過驅動。然而，於該情形時，存在為進行過驅動，而與不進行過驅動之情形相比驅動電路30之構成複雜化之情形。又，為進行過驅動，亦必需增大驅動電路30之電流容量。因此，與驅動電路30不進行過驅動之情形相比，導致大型化、或包括驅動電路30之 開關電路10之功率效率之下降。於該情形時，可能有即便藉由過驅動而實現高速開關，亦無法期待利用高速開關本身提高功率效率之情形。
與此相對，於開關電路10中，藉由電容抑制元件部50中和寄生電容CX本身，而實現高速開關。因此，即便不進行過驅動，亦可如上所述般進一步謀求開關電路10之開關速度之高速化、及功率效率之提昇。
於本實施形態中，設為電容抑制元件部50可使寄生電容CX為實質上不存在之狀態而進行了說明，但電容抑制元件部50只要於連接有電容抑制元件部50時可降低寄生電容CX之影響即可。例如電容抑制元件部50之電路構成及電容抑制元件部50所包括之元件之元件值亦可為如下值：藉由連接電容抑制元件部50而使連接有電容抑制元件部50之端子值之等效電容相較於原本之寄生電容CX成為1/10以下。電容抑制元件部50所包括之元件之元件值亦可為如使上述等效電容相較於原本之寄生電容CX成為一半以下之值。
於本實施形態中，作為一例，設為開關電路10包括作為電感負載之電感元件LL進行了說明。藉由包括如上所述之電感負載，開關電路10可用於換流器等。又，藉由連接例如馬達作為代替電感元件LL之負載，而可用於該馬達之驅動。
其次，參照模擬結果對由電容抑制元件部50所引起之開關電路10之特性之變化更具體地進行說明。模擬係利用NGSPICE進行。
圖9係表示模擬用之半導體開關元件之模型之圖。作為半導體開關元件20，假定為MOS型場效電晶體。假定於半導體開關元件20中除寄生電容CGS、CDS、CGD以外亦存在寄生電阻RG、RI。
半導體開關元件20之器件參數係如以下般設定。
閾值電壓VT=2 V
跨導參數(Transconductance Coefficient)K=420 mS/V
通道長度調變係數λ=0 mV-1
閘極-源極間之寄生電容CGS=700 pF
汲極-源極間之寄生電容CDS=77 pF
閘極-汲極間之寄生電容CGD=63 pF
寄生電阻RG=1 mΩ
寄生電阻RI=1 mΩ
圖10係與圖1所示之開關電路10對應之模擬用之電路圖。以下，為便於說明，對與圖1對應之要素標註相同之符號而進行說明。
於圖10中，將圖1中所示之驅動電路30之第1驅動電路部31及第2驅動電路部32表示為對應於各半導體開關元件20a、20b之信號源61、62。各半導體開關元件20a、20b設為具有圖9所示之構成者。
圖10所示之模擬用電路模型中之元件值等係如以下般設定。
自信號源61、62供給之PWM信號之時脈頻率fCLK=120 kHz
自信號源61、62供給之PWM信號之調變頻率fM=60 kHz
電阻RCO之電阻值(來自閘極端子21a、21b之信號源61、62之輸出阻抗RC0)：30 Ω
對汲極端子22a供給之正電壓VDD=400 V
對源極端子23b供給之負電壓VSS=-400 V
藉由第3電源42a、42b，而以源極端子23a、23b為基準對信號源61、62供給之電壓：-13 V
電感元件LL之元件值(電感)：2.5 mH
電阻RL之元件值(電阻值)：10 Ω
又，電容抑制元件部50a、50b採用圖4所示之基本構造。對於N=1、3、5之各者，利用上述方法設計電容抑制元件部50a、50b所包括之各元件之元件值。
針對N=1、即時脈頻率fCLK抑制寄生電容CX之情形時之元件值如表1所示。
針對直至N=3、即時脈頻率fCLK之3次諧波抑制寄生電容CX之情形時之元件值如表2所示。
針對直至N=5、即時脈頻率fCLK之5次諧波抑制寄生電容CX之情形時之元件值如表3所示。
於上述條件下，作為模擬實施有以下之模擬1、2。於以下之模擬1、2中，將電感LL與電阻RL之連接點之電壓設為輸出電壓Vout。
[模擬1]
於模擬1中，於基於以下所述之條件之模擬1a、1b中，算出功率效率。
功率效率係藉由(輸出電壓Vout×輸出電流Iout)/(供給電壓VDD×供給電流IEE)×100(%)而計算。此處，輸出電流Iout為流向電感LL之電流。又，供給電流IEE為流入至汲極端子22a之電流。
(模擬1a)
設為CGS=700 pF、CGD=0及CDS=77 pF而實施模擬。該情形時之功率效率為96%。
(模擬1b)
設為CGS=700 pF、CGD=63 pF及CDS=77 pF而實施模擬。該情形時之功率效率為89%。
若將模擬1a之結果與模擬1b之結果進行比較，可知藉由降低半導體開關元件20之寄生電容(於模擬1a中作為一例為寄生電容CGD)，可獲得功率效率之提昇。
[模擬2]
於模擬2中，於半導體開關元件20中，將寄生電容CGD、CGS及CDS之值設為作為上述器件參數而表示之值，而進行利用電容抑制元件部50抑制寄生電容CGD之情形時之模擬2a~2c。又，為進行比較，設為未連接電容抑制元件部50之情形進行模擬2d。
(模擬2a)
將電容抑制元件部50之構成設為N=1之情形時之構成而進行模擬，計算功率效率及時間比率。又，為研究電容抑制元件部對總諧波失真(Total Harmonic Distortion：THD)之影響，亦計算THD。
(模擬2b)
將電容抑制元件部50之構成設為N=3之情形時之構成而進行模擬，計算功率效率及時間比率。亦於本模擬中，與模擬2a同樣地亦計算THD。
(模擬2c)
將電容抑制元件部50之構成設為N=5之情形時之構成而進行模擬，計算功率效率及時間比率。亦於本模擬中，與 模擬2a同樣地亦計算THD。
(模擬2d)
對未連接電容抑制元件部50之情形進行模擬，計算功率效率及時間比率。
圖11係表示模擬2a~2d中之功率效率及時間比率之計算結果之圖式。橫軸表示所實施之模擬。縱軸表示功率效率(%)及時間比率(%)。
根據圖11，由未藉由電容抑制元件部50抵消寄生電容CGD之模擬2d之結果，可知於利用有電容抑制元件部50之模擬2a、2b、2c中，功率效率及時間比率均得到改善。
又，圖12係表示模擬2a、2b、2c中之THD之計算結果之圖式。橫軸表示所實施之模擬。縱軸表示諧波失真：THD(%)。如圖12所示，可知藉由包括電容抑制元件部50，隨著時脈頻率fCLK之諧波之次數變大，而THD減少。藉此，可知於包括電容抑制元件部50之開關電路10中，可減少THD之增加。
(第2實施形態)
圖13係表示本發明之第2實施形態之開關電路之概略構成之電路圖。開關電路70為差動型之開關電路。
開關電路70包括4個半導體開關元件20a、20b、20c、20d。半導體開關元件20a~20d均為與第1實施形態相同之半導體開關元件。於以下之說明中，與第1實施形態之情形同樣地，亦有時將半導體開關元件20a~20d稱為半導體開關元件20。開關電路70可包括用以對各半導體開關元件 20a、20b、20c、20d之閘極端子21a、21b、21c、21d供給PWM信號之驅動電路30a、30b、30c、30d。於圖11中，於4個半導體開關元件20a、20b、20c、20d之各者上連接有驅動電路30a、30b、30c、30d，但可與第1實施形態之情形同樣地設為一個驅動電路30。驅動電路30a及驅動電路30b對應於第1驅動電路部31及第2驅動電路部32。
對開關電路70之構成進行說明。半導體開關元件(第1半導體開關元件)20a之汲極端子(輸出端子)22a與半導體開關元件(第3半導體開關元件)20c之汲極端子(輸出端子)22c相連接。半導體開關元件(第2半導體開關元件)20b之源極端子(共用端子)23b與半導體開關元件(第4半導體開關元件)20d之源極端子(共用端子)23d相連接。於汲極端子22a與汲極端子22c之連接點及源極端子23b與源極端子23d之連接點，分別連接有第1電源40及第2電源41。第1電源40對汲極端子22a、22c供給正電壓VDD。第2電源41對源極端子23b、23d供給負電壓VSS。
半導體開關元件20a及半導體開關元件20b係與第1實施形態同樣地串聯連接。同樣地，半導體開關元件20c、20d亦為串聯連接。即，半導體開關元件20c之源極端子23c與半導體開關元件20d之汲極端子22d相連接。源極端子23a與汲極端子22b之連接點、及源極端子23c與汲極端子22d之連接點經由負載80而連接。負載80可與第1實施形態同樣地設為電感元件等電感負載，亦可為電阻負載。藉由連接例如馬達作為負載80，而可驅動馬達。
驅動電路30a、30d之各者分別對半導體開關元件20a、20d之閘極端子21a、21d供給正相之PWM信號。同樣地，驅動電路30b、30c之各者對半導體開關元件20b、20c之閘極端子21b、21c供給逆相之PWM信號。對閘極端子21a~21d供給之PWM信號之時脈頻率fCLK相同。各半導體開關元件20a~20d、與所對應之驅動電路30a~30d之間之電阻RCO係表示與各半導體開關元件20a~20d之閘極端子21a~21d連接之驅動電路30a~30d之輸出阻抗。於各半導體開關元件20a~20d之源極端子23a~23d與驅動電路30a~30d之間，連接有第3電源42a~42d。第3電源42a~42d之正極連接於所對應之源極端子23a~23d，第3電源42a~42d之負極連接於所對應之驅動電路30a~30d。藉此，與第1實施形態同樣地，對驅動電路30a~30d供給以源極端子23a~23d為基準之特定之負電壓。該特定之負電壓之大小可設為與自第1實施形態之第3電源42a或第3電源42b供給之負電壓相同。
於上述構成中，一方面，藉由驅動電路30a及驅動電路30d對半導體開關元件20a、20d供給正相之PWM信號，另一方面，藉由驅動電路30b及驅動電路30c對半導體開關元件20b、20c供給逆相之PWM信號。因此，於半導體開關元件20a、20d為導通狀態時，半導體開關元件20b、20c成為斷開狀態，電流沿圖13中之箭頭B1之方向流動。另一方面，於半導體開關元件20a、20d為斷開狀態時，半導體開關元件20b、20c成為導通狀態，電流沿圖13中之箭頭B2之 方向流動。因此，對應於PWM信號，流經負載80之電流之方向可進行切換。
為隨著該開關提高功率效率，且為抑制半導體開關元件20a、20c之3個寄生電容CGS、CGD、CDS中之至少一者，而於各半導體開關元件20a、20c上連接有至少一個電容抑制元件部50a、50c。電容抑制元件部50a、50c連接於應抑制之寄生電容CX所存在之端子間。於圖13中，表示有於各半導體開關元件20a、20c中在閘極端子21a、21c與汲極端子22a、22c之間連接有電容抑制元件部50a、50c之構成。由於電容抑制元件部50a、50c之電路構成可設為與第1實施形態相同，故而省略其說明。於以下之說明中，亦有時與第1實施形態之情形同樣地將電容抑制元件部50a、50c稱為電容抑制元件部50。
於開關電路70中，進而於半導體開關元件20b之汲極端子22b與半導體開關元件20d之閘極端子21d之間、及半導體開關元件20b之閘極端子21b與半導體開關元件20d之汲極端子22d之間，分別連接有電容元件90、91。電容元件(第1電容元件)90之電容C90係於PWM信號之N次諧波下大致等於半導體開關元件20d之閘極端子21d與汲極端子22d之間之寄生電容CGD。同樣地，電容元件(第2電容元件)91之電容C91大致等於半導體開關元件20b之閘極端子21b與汲極端子22b之間之寄生電容CGD。
藉由以上述方式連接電容元件90、91，可抑制半導體開關元件20d、20b之各自之寄生電容CGD。參照圖14對該方 面進行說明。
圖14係用以說明可藉由電容元件之連接而抑制半導體開關元件之寄生電容之原理之圖式。圖14係計算於差動型電路之半導體開關元件20d中自閘極端子21d觀察之電容成分之模型圖。
於圖14所示之電路模型中，於第1端子100與第2端子101之間連接有電容元件102，於第1端子100與第3端子103之間，連接有具有與電容元件102相同之電容之電容元件104。電容元件102表示寄生電容CGD，電容元件104對應於電容元件90。於第1端子100連接有信號源105，於第2端子101及第3端子103分別連接有電壓源106、107。
於圖14所示之模型中，第1端子100對應於半導體開關元件20d之閘極端子21d。為表示PWM信號向閘極端子21d之輸入，而藉由信號源105對第1端子100供給閘極電壓Vx。第2端子101對應於半導體開關元件20d之汲極端子22d。為表示汲極端子22d之電壓，而藉由電壓源106對第2端子101供給電壓VD。第3端子103對應於半導體開關元件20b之汲極端子22b。假定半導體開關元件20b之汲極端子22b之汲極電位與半導體開關元件20d之汲極端子22d之汲極電位為逆相，藉由電壓源107對第3端子103供給汲極電壓(-VD)。
此時，自第2端子101及第3端子103流入至作為閘極端子21d之第1端子100之電荷量為CGD(VD-VX)+CGD(-VD-VX)=-2CGDVX。藉此，可看作閘極-汲極間之寄生電容CGD未等效地存在，於閘極端子21d與接地(即源極端子)之間存在具 有2CGD之值之電容。
如上所述，藉由如圖13所示般設置電容元件90，而於PWM信號之N次諧波(N=1之情形時為所謂之基本波)下，閘極-汲極間之寄生電容CGD未等效地存在，因此可中和或抵消半導體開關元件20d之寄生電容CGD之影響。此處，以半導體開關元件20d為中心進行了說明，但對於半導體開關元件20b亦相同。即，藉由如圖13所示般設置電容元件91，而於PWM信號之N次諧波下，可中和或抵消半導體開關元件20b之寄生電容CGD之影響。又，於半導體開關元件20a~20d中，閘極-汲極間之寄生電容CGD更容易對開關速度造成影響。因此，藉由降低半導體開關元件20b、20d之閘極-汲極間之寄生電容CGD之影響，可謀求半導體開關元件20b、20d之開關速度之高速化。
此處乃說明由電容元件90、91中和寄生電容CGD之影響，但電容元件90、91只要可降低或抑制寄生電容CGD之影響即可。例如，電容元件90、91之電容可如第1實施形態中所說明般，設為如藉由連接電容元件90、91所得之等效電容相較於原本之寄生電容Cx成為1/10以下之值。又，電容元件90、91之電容亦可為如上述等效電容相較於原本之寄生電容CX成為一半以下之值。
於開關電路70中，對於半導體開關元件20a、20c，藉由電容抑制元件部50a、50c降低寄生電容CGD之影響。又，對於半導體開關元件20b、20d，藉由電容元件90、91降低寄生電容CGD之影響。其結果，與第1實施形態之情形同樣 地，可謀求半導體開關元件20a~20d之開關速度之高速化，並且可謀求功率效率之提昇。由於利用電容抑制元件部50a、50c及電容元件90、91降低寄生電容CGD之影響，故而與第1實施形態之情形同樣地，即便不進行過驅動，亦可謀求開關速度及功率效率之提昇。進而，由於對於半導體開關元件20b、20d，利用電容元件90、91謀求寄生電容CGD之影響之降低，故而開關電路70之設計更容易。因此，開關電路70之構成為於半導體開關元件20a~20d之器件參數產生差異等情形時更有效之構成。
參照模擬結果對在開關電路70中謀求功率效率之提昇之方面進行說明。
圖15係與圖13所示之開關電路70對應之模擬用之模型。以下，為便於說明，對與圖13對應之要素標註相同之符號而進行說明。於圖15所示之電路模型中，負載80係以電感元件LL1、電阻RL及電感元件LL2之串聯電路表示。於模擬中，將半導體開關元件20a之源極端子23a與半導體開關元件20b之汲極端子22b之連接點相對於接地之電壓設為輸出電壓Vout。於模擬用電路模型中，半導體開關元件20a~20d之構成係與第1實施形態之情形同樣地設為圖9所示之構成。半導體開關元件20a~20d之器件參數設為與第1實施形態中所示之器件參數相同。電容元件90、91之電容設為與CGD相同而為63 pF。
圖15所示之模擬用電路模型中之元件值等係如以下般設定。
自驅動電路30a~30d供給之PWM信號之時脈頻率fCLK=120 kHz
自驅動電路30a~30d供給之PWM信號之調變頻率fM=60 kHz
電阻RCO之電阻值：30 Ω
對汲極端子22a、22c供給之正電壓VDD=400 V
對源極端子23b、23d供給之負電壓VSS=-400 V
藉由第3電源42a~42d，而以源極端子23a~23d為基準對驅動電路30a~30d供給之電壓：-13 V
電感元件LL1、LL2之元件值(電感)：2.5×1/2 mH
電阻RL之元件值(電阻值)：10 Ω
作為模擬，實施有以下之模擬3、4、5、6。
[模擬3]
假定為未連接電容元件90、91及電容抑制元件部50a、50c中之任一者之情形而進行模擬。於該模擬中，於各半導體開關元件20a~20d中，將全部寄生電容設定為作為器件參數而表示之值。
[模擬4]
假定為利用電容元件90、91及電容抑制元件部50a、50c抵消各半導體開關元件20之閘極-汲極間之寄生電容CGD之情形而進行模擬。於該模擬中，作為理想之狀態，將各半導體開關元件20a~20d之寄生電容CGD之設定值設為0。
[模擬5]
假定不設置電容元件90、91且利用電容抑制元件部50中 和半導體開關元件20a~20d之寄生電容CGD而進行模擬。因此，於該模擬中，將寄生電容CGD設為0。
[模擬6]
除連接有電容元件90、91之方面與模擬3不同以外，均於與模擬3相同之條件下進行模擬。
圖16~圖19係分別表示模擬3~6之結果之圖式。於圖16~圖19中，表示有半導體開關元件20之閘極-源極間之電壓VGS1a、VGS2a及輸出電壓Vout相對於時間之變化。橫軸表示時間[μs]，縱軸表示閘極-源極間之電壓VGS[V]及輸出電壓Vout[V]。於圖16~圖19中，表示有作為圖15中左上方之半導體開關元件20a中之VGS的VGSa、作為圖15之左下方之半導體開關元件20b中之VGS的VGSb、及作為半導體開關元件20a與半導體開關元件20b之連接點相對於接地之電壓的輸出電壓Vout。
若將圖16、圖17及圖18進行比較，可知藉由設置電容抑制元件部50a、50c以抵消半導體開關元件20a、20c之寄生電容CGD，而使電壓變化、尤其是輸出電壓Vout之電壓變化較圖16所示之情形變得更陡峭，且接近於理想之圖17。
又，若將圖17、圖18及圖19進行比較，可知藉由設置電容抑制元件部50並且連接電容元件，而使電壓變化、尤其是輸出電壓Vout之電壓變化較圖18之情形進一步變得更陡峭，且接近於理想之圖17。
於第2實施形態中，例示藉由電容元件90、91降低半導體開關元件20b、20d之寄生電容CX之形態進行了說明，但 對於半導體開關元件20b、20d，亦可利用電容抑制元件部代替電容元件90、91而謀求寄生電容之降低。又，亦可藉由電容元件90、91，且藉由進而連接電容抑制元件部，而實質上降低看似等效地存在之閘極端子21d、21b與接地(源極端子)之間之電容且具有2CGD之值之電容的影響。對於半導體開關元件20b、20d之寄生電容CX，亦可組合電容抑制元件部、與電容元件90、91，而謀求半導體開關元件20b、20d之各自之至少一個寄生電容的降低。
以上，對本發明之各種實施形態進行了說明，但本發明並不限定於上述中例示之各種實施形態，於不脫離本發明之主旨之範圍內可進行各種變形。例如，開關電路所具備之半導體開關元件並不限定於所例示之MOS型場效電晶體。例如，半導體開關元件可為絕緣閘極型雙極電晶體，亦可為接合型場效電晶體，亦可為接合型雙極電晶體，或者半導體開關元件亦可為閘流體。於半導體開關元件為絕緣閘極型雙極電晶體或接合型雙極電晶體之情形時，半導體開關元件之輸入端子為閘極端子，輸出端子為集極端子，共用端子為射極端子。於半導體開關元件為接合型場效電晶體之情形時，與MOS型場效電晶體之情形同樣地，半導體開關元件之輸入端子為閘極端子，輸出端子為汲極端子，共用端子為源極端子。於半導體開關元件為閘流體之情形時，半導體開關元件之輸入端子為閘極端子，輸出端子為陽極端子，共用端子為陰極端子。
又，將開關電路所具備之複數個半導體開關元件之構成 設為相同而進行了說明，但亦可相互不同。又，與複數個半導體開關元件之各者連接之電容抑制元件部之構成亦可不同。又，開關電路所具備之半導體開關元件之數量並不限定於所例示之2個之情形及4個之情形。開關電路只要包括至少一個半導體開關元件即可。
於上述各種實施形態中，將對半導體開關元件供給之脈衝狀信號設為PWM信號，但只要為可控制半導體開關元件之導通/斷開之脈衝狀信號即可。
10‧‧‧開關電路
20‧‧‧半導體開關元件
20a‧‧‧半導體開關元件(第1半導體開關元件)
20b‧‧‧半導體開關元件(第2半導體開關元件)
20c‧‧‧半導體開關元件(第3半導體開關元件)
20d‧‧‧半導體開關元件(第4半導體開關元件)
21‧‧‧閘極端子(輸入端子)
21a‧‧‧閘極端子(輸入端子)
21b‧‧‧閘極端子(輸入端子)
21c‧‧‧閘極端子(輸入端子)
21d‧‧‧閘極端子(輸入端子)
22‧‧‧汲極端子(輸出端子)
22a‧‧‧汲極端子(輸出端子)
22b‧‧‧汲極端子(輸出端子)
22c‧‧‧汲極端子(輸出端子)
22d‧‧‧汲極端子(輸出端子)
23‧‧‧源極端子(共用端子)
23a‧‧‧源極端子(共用端子)
23b‧‧‧源極端子(共用端子)
23c‧‧‧源極端子(共用端子)
23d‧‧‧源極端子(共用端子)
30‧‧‧驅動電路
30a‧‧‧驅動電路
30b‧‧‧驅動電路
30c‧‧‧驅動電路
30d‧‧‧驅動電路
31‧‧‧第1驅動電路部
32‧‧‧第2驅動電路部
40‧‧‧第1電源
41‧‧‧第2電源
42a‧‧‧第3電源
42b‧‧‧第3電源
42c‧‧‧第3電源
42d‧‧‧第3電源
50‧‧‧電容抑制元件部
50a‧‧‧電容抑制元件部
50b‧‧‧電容抑制元件部
50c‧‧‧電容抑制元件部
51‧‧‧端子
52‧‧‧端子
531‧‧‧第1電路部
532‧‧‧第2電路部
533‧‧‧第3電路部
53i‧‧‧第i電路部
53N‧‧‧第N電路部
61‧‧‧信號源
62‧‧‧信號源
70‧‧‧開關電路
80‧‧‧負載
90‧‧‧電容元件(第1電容元件)
91‧‧‧電容元件(第2電容元件)
100‧‧‧第1端子
101‧‧‧第2端子
102‧‧‧電容元件
103‧‧‧第3端子
104‧‧‧電容元件
105‧‧‧信號源
106‧‧‧電壓源
107‧‧‧電壓源
C0‧‧‧電容元件
C1‧‧‧電容元件
C2‧‧‧電容元件
CN-1‧‧‧電容元件
CDS‧‧‧寄生電容
CGD‧‧‧寄生電容
CGS‧‧‧寄生電容
D1‧‧‧二極體
D2‧‧‧二極體
IEE‧‧‧供給電流
Iout‧‧‧輸出電流
L0‧‧‧電感元件
L1‧‧‧電感元件
L2‧‧‧電感元件
LN-1‧‧‧電感元件
LL‧‧‧電感元件
LL1‧‧‧電感元件
LL2‧‧‧電感元件
RCO‧‧‧電阻
RL‧‧‧電阻
RG‧‧‧寄生電阻
RI‧‧‧寄生電阻
VDD‧‧‧正電壓
VGS‧‧‧閘極-源極間之電壓
VGSa‧‧‧閘極-源極間之電壓
VGSb‧‧‧閘極-源極間之電壓
Vout‧‧‧輸出電壓
VSS‧‧‧負電壓
ω0‧‧‧PWM信號之時脈頻率與2π之乘積
ωM‧‧‧PWM信號之調變頻率與2π之乘積
ωpn‧‧‧自直流起算第n個極點角頻率
ωz(n-1)‧‧‧滿足X(ω)=0且自直流起算第n個角頻率
X(ω)‧‧‧電容抑制元件部之電抗曲線
1/ωCX‧‧‧寄生電容之電抗曲線
圖1係表示第1實施形態之開關電路之概略構成之電路圖。
圖2係表示圖1中所使用之半導體開關元件之寄生電容與電容抑制元件部之配置關係之一例之圖式。
圖3係表示電容抑制元件部之電抗曲線與寄生電容之電抗曲線之關係之圖式。
圖4係表示電容抑制元件部之電路構成之一例之圖式。
圖5(a)~(c)係表示可降低於直至時脈頻率之2次諧波下之寄生電容之影響的電容抑制元件部之電路構成之例之圖式。
圖6(a)~(j)係表示可降低於直至時脈頻率之3次諧波下之寄生電容之影響的電容抑制元件部之電路構成之例之圖式。
圖7(a)~(m)係表示可降低於直至時脈頻率之3次諧波下之寄生電容之影響的電容抑制元件部之電路構成之其他例之 圖式。
圖8(a)~(h)係表示可降低於直至時脈頻率之3次諧波下之寄生電容之影響的電容抑制元件部之電路構成之進而其他例之圖式。
圖9係模擬用之半導體開關元件之模型圖。
圖10係與圖1所示之開關電路對應之模擬用之電路圖。
圖11係表示第1實施形態之模擬下之功率效率及時間比率之計算結果之圖式。
圖12係表示第1實施形態之模擬下之總諧波失真(THD)之計算結果之圖式。
圖13係表示第2實施形態之開關電路之概略構成之電路圖。
圖14係用以說明藉由電容元件之連接可抑制半導體開關元件之寄生電容之原理之圖式。
圖15係表示與圖13所示之開關電路對應之模擬用之模型之圖式。
圖16係表示設為圖15所示之4個半導體開關元件之各者具有全部寄生電容之情形時的模擬結果之圖式。
圖17係表示將圖15所示之4個半導體開關元件之寄生電容CGD設為0之情形時的模擬結果之圖式。
圖18係表示將圖15中之上側之2個半導體開關元件之寄生電容CGD設為0之情形時的模擬結果之圖式。
圖19係表示將圖15中之上側之2個半導體開關元件之寄生電容CGD設為0，並且假定有電容元件之連接之情形時的 模擬結果之圖式。
10‧‧‧開關電路
20‧‧‧半導體開關元件
20a‧‧‧半導體開關元件(第1半導體開關元件)
20b‧‧‧半導體開關元件(第2半導體開關元件)
21‧‧‧閘極端子(輸入端子)
21a‧‧‧閘極端子(輸入端子)
21b‧‧‧閘極端子(輸入端子)
22‧‧‧汲極端子(輸出端子)
22a‧‧‧汲極端子(輸出端子)
22b‧‧‧汲極端子(輸出端子)
23‧‧‧源極端子(共用端子)
23a‧‧‧源極端子(共用端子)
23b‧‧‧源極端子(共用端子)
30‧‧‧驅動電路
31‧‧‧第1驅動電路部
32‧‧‧第2驅動電路部
40‧‧‧第1電源
41‧‧‧第2電源
42a‧‧‧第3電源
42b‧‧‧第3電源
50‧‧‧電容抑制元件部
50a‧‧‧電容抑制元件部
50b‧‧‧電容抑制元件部
D1‧‧‧二極體
D2‧‧‧二極體
LL‧‧‧電感元件
RCO‧‧‧電阻
RL‧‧‧電阻
VDD‧‧‧正電壓
VSS‧‧‧負電壓

Claims (7)

  1. 一種開關電路，其包括至少一個具有輸入端子、輸出端子及共用端子之半導體開關元件，且其係藉由對上述輸入端子與上述共用端子之間施加脈衝狀信號而將上述輸出端子與上述共用端子之間之電流開關者；且具備電容抑制元件部，其連接於上述輸入端子與上述輸出端子之間、上述輸入端子與上述共用端子之間及上述輸出端子與上述共用端子之間之至少一者；上述電容抑制元件部使連接有上述電容抑制元件部之上述半導體開關元件之端子間之寄生電容於上述脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接上述電容抑制元件部之情形；上述脈衝狀信號為PWM信號；於將上述電容抑制元件部之電抗設為角頻率之函數X(ω)時，上述電容抑制元件部係以滿足式(1)及式(2)之方式構成： (於式(1)及式(2)中，j表示虛數單位，ω0為上述PWM信號之時脈頻率與2π之乘積，ωM為上述PWM信號之調變頻率 與2π之乘積，CX為上述半導體開關元件之端子間之寄生電容，且為連接有上述電容抑制元件部之上述半導體開關元件之端子間之寄生電容，RCO為與連接有上述電容抑制元件部之上述半導體開關元件之輸入端子連接且供給上述PWM信號之驅動電路之輸出阻抗)。
  2. 一種開關電路，其包括4個具有輸入端子、輸出端子及共用端子之半導體開關元件，4個上述半導體開關元件中之第1半導體開關元件之輸出端子與4個上述半導體開關元件中之第3半導體開關元件之輸出端子相連接，4個上述半導體開關元件中之第2半導體開關元件之共用端子與4個上述半導體開關元件中之第4半導體開關元件之共用端子相連接，上述第1半導體開關元件之共用端子與上述第2半導體開關元件之輸出端子相連接，上述第3半導體開關元件之共用端子與上述第4半導體開關元件之輸出端子相連接，且以於上述第1及上述第4半導體開關元件為導通狀態時使上述第2及第3半導體開關元件成為斷開狀態，並且於上述第1及上述第4半導體開關元件為斷開狀態時使上述第2及第3半導體開關元件成為導通狀態之方式，對上述第1~第4半導體開關元件之輸入端子各者施加脈衝狀信號；且具備電容抑制元件部，其連接於4個上述半導體開關元件中之至少一個半導體開關元件之上述輸入端子與上述輸出端子之間、上述輸入端子與上述共用端子之間及上述輸出端子與上述共用端子之間之至少一者； 上述電容抑制元件部使連接有上述電容抑制元件部之上述半導體開關元件之端子間之寄生電容於上述脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接上述電容抑制元件部之情形；上述脈衝狀信號為PWM信號；於將上述電容抑制元件部之電抗設為角頻率之函數X(ω)時，上述電容抑制元件部係以滿足式(1)及式(2)之方式構成： (於式(1)及式(2)中，j表示虛數單位，ω0為上述PWM信號之時脈頻率與2π之乘積，ωM為上述PWM信號之調變頻率與2π之乘積，CX為上述半導體開關元件之端子間之寄生電容，且為連接有上述電容抑制元件部之上述半導體開關元件之端子間之寄生電容，RCO為與連接有上述電容抑制元件部之上述半導體開關元件之輸入端子連接且供給上述PWM信號之驅動電路之輸出阻抗)。
  3. 如請求項2之開關電路，其進而具備：第1電容元件，其連接於上述第2半導體開關元件之輸 出端子與上述第4半導體開關元件之輸入端子之間；及第2電容元件，其連接於上述第2半導體開關元件之輸入端子與上述第4半導體開關元件之輸出端子之間；上述第1電容元件具有如下電容，即，使上述第4半導體開關元件之輸入端子與輸出端子之間之寄生電容於對上述第4半導體開關元件供給之上述脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接上述第1電容元件之情形；且上述第2電容元件具有如下電容，即，使上述第2半導體開關元件之輸入端子與輸出端子之間之寄生電容於對上述第2半導體開關元件供給之上述脈衝狀信號之時脈頻率之N倍(N為1以上之整數)之頻率下，降為低於未連接上述第2電容元件之情形。
  4. 如請求項1至3中任一項之開關電路，其中上述函數X(ω)係以式(3)表示： (式(3)中，於將t設為1~N-1之整數時，ωz0為滿足0<ωz0<ω0之值，ωzt、ωpt為滿足tω0<ωpt<ωzt<(t+1)ω0之值，β為任意之值)。
  5. 如請求項4之開關電路，其中上述電容抑制元件部連接於上述半導體開關元件之上述輸入端子與上述輸出端子之間。
  6. 如請求項1至3中任一項之開關電路，其中N為2以上；上述電容抑制元件部包括串聯連接之第1~第N電路部；上述第1電路部包含串聯連接之電感元件與電容元件；且上述第2~第N電路部中之第i電路部(i為2~N之整數)包含並聯連接之電感元件與電容元件。
  7. 如請求項6之開關電路，其中於將上述第1電路部所包含之電感元件及電容元件之各自之元件值設為L0及C0，將上述第i電路部所包含之電感元件及電容元件之元件值分別設為Li-1及Ci-1之情形時，上述第1電路部所包含之電感元件及電容元件之各自之元件值、以及上述第2~第N電路部之各者所包含之電容元件之元件值滿足式(4)，且上述Li-1為1/(Ci-1(ωp(i-1))2)。
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