TWI540740B - 以多孔矽形成儲能裝置 - Google Patents
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Description
本發明揭露的實施例大致上係關於包括以電化學蝕刻多孔矽形成的電容器的儲能裝置。
儲能裝置包括電池以及電容器，大量被使用於電子裝置中。尤其是，電容器被廣泛使用於範圍從電子電路以及電力輸送至電壓調節以及電池替換的應用。用於晶片上電力輸送的需求隨著微處理器科技的各世代而增加。這需求隨著用於多核心微處理器之晶片上(on-chip)電壓調節器的整合而增加。
目前的電容器係使用平面的金屬絕緣體金屬(MIM)結構形成，其嵌入於介電質中或藉由不具有使用高摻雜矽基板的電晶體的晶片區域中形成MOS電容器。並且，另一方法使用整合的溝渠電容器。另一方法為使用大的1.0至1.5微米直徑圓形開口且具有3.5微米節距(pitch)製作矽電容器，亦即於溝渠內使用正規微影圖案化以及乾蝕刻以及接著使用熱氧化物以及低壓化學沉積
(LPCVD)氮化物以及LPCVD多晶矽填充於第二電極。MOS電容器先前已經被形成在2微米深電化學蝕刻多孔矽結構中，其具有1微米平均孔徑，也於100微米深乾蝕刻溝渠結構中，其具有1微米孔直徑。MIMIM結構也已經被形成於1微米孔徑中。
200‧‧‧電容器
210‧‧‧基板
220‧‧‧多孔矽層
230‧‧‧第一導電層
240‧‧‧第一介電層
250‧‧‧第二導電層
260‧‧‧第二介電層
270‧‧‧第三導電層
280‧‧‧電容器
282‧‧‧基板
284‧‧‧多孔矽層
286‧‧‧第一導電層
288‧‧‧第一介電層
290‧‧‧第二導電層
300‧‧‧掃描式電子顯微鏡(SEM)影像
312‧‧‧影像
322‧‧‧影像
332‧‧‧影像
400‧‧‧掃描式電子顯微鏡(SEM)影像
410‧‧‧多孔矽區域
420‧‧‧基板
440‧‧‧圖
450‧‧‧多孔矽
460‧‧‧矽
1000‧‧‧微電子裝置
1002‧‧‧基板
1004‧‧‧微處理器
1006‧‧‧儲能裝置
1100‧‧‧行動電子裝置
1110‧‧‧基板
1120‧‧‧微處理器
1130‧‧‧儲能裝置
1140‧‧‧交換網路
1150‧‧‧感測器網路
1160‧‧‧電壓控制單元
1170‧‧‧溫度感測器
1181‧‧‧顯示器
1182‧‧‧天線/RF元素
1183‧‧‧網路介面
1184‧‧‧資料鍵入裝置
1185‧‧‧麥克風
1186‧‧‧照相機
1187‧‧‧視訊投影機
1188‧‧‧全球定位系統(GPS)接收器
揭露的實施例將可使對本領域熟悉者藉由一起閱讀下述的說明書與圖式中的附圖以對本發明有更好的理解，其圖式為：圖1係為根據本發明實施例代表用以製造具有多孔矽的儲能裝置(例如，電容器)的方法的流程圖；圖2A係為根據本發明實施例電容器280的剖面視圖；圖2B係為根據本發明實施例電容器200的剖面視圖；圖3A係根據本發明的一實施例說明顯示一形成於錐形的多孔矽中具有錐形孔開口之結構的掃描式電子顯微鏡(SEM)影像300；圖3B-3D係根據本發明的一實施例說明顯示多孔矽中影像300的不同的區域放大圖的SEM影像312、322、以及332；圖4A係根據本發明的一實施例說明顯示其錐形結構400具有多孔矽區域410的基板420的掃描式電子
顯微鏡(SEM)影像400；圖4B係根據本發明的一實施例說明Ti/Si比率對多孔矽450的深度的圖440；圖5係為根據本發明實施例代表微電子裝置的方塊圖；以及圖6係為根據本發明實施例代表行動電子裝置的方塊圖。
為了說明的簡單和簡明起見，圖式說明構造的普通方法，以及說明書和習知的特徵和技術之細節可能為被省略以避免對本發明所描述的實施例之討論造成不必要的干擾。此外，圖式中的元件不一定為等比例。例如，圖中有些元件的尺寸相對於其他元件可能被誇大以幫助增進對本發明實施例的了解。在不同的圖中相同的參考數字表示相同的元件，而相似的參考數字可表示相似的元件，但非為必要。
在一實施例中，儲能裝置(例如，電容器)可包括多孔矽層係形成於基板之內。多孔矽層包括具有少於大約100奈米之平均孔徑的孔。第一導電層係形成於多孔矽層之上以及第一介電層係形成於第一導電層之上。第二導電層係形成於第一介電層之上以形成電容器。
基於小的多孔或介多孔矽的電容器，其使用電化學蝕刻製造，可提供高頻解耦電容器。製造具有碳化
矽表面的電容器提供較低的有效串聯電阻(ESR)MIM電容器。
這些儲能裝置(例如，電容器)可被使用於晶片之上用於電子雜訊的局部解耦，在一三維堆疊中用於解耦多晶片，或在矽中介層中。用於電力輸送至微處理器之整合的晶片上電容器日趨重要。這些儲能裝置幫助用以防止電壓的劇烈下降以及也幫助電壓的轉換以及輸送。電容器也可提供高電力用於應用像是微處理器中的加速模式。
本文中所使用的用語「高k值」指具有大於二氧化矽的介電常數之介電常數k的材料(例如，TiO 2 、HfO 2 、ZrO 2 、VO x 、BaSrTiO x 、TiNbO x 、SrTiO x 、Al 2 O 3 )，即大於大約4。本文中所使用的用語「巨大介電常數」指材料(例如，CaCu 3 Ti 4 O 12 或CCTO、(LaSr) 2 NiO 4 、La (2-x) Sr x NiO 4 ，高k值介電氧化物奈米材料像是TiO 2 /Al 2 O 3 超晶格)具有超高介電常數，k，其大約k=5000以及更大。
現在參考圖式，圖1係為代表根據本發明實施例用以製造具有多孔矽的儲能裝置(例如，電容器)的方法的流程圖。在方塊102，方法100可包括取得基板材料(例如，矽基板)。取得基板材料可包括不同形式包括，但不限制於，在製造設施製造基板。在方塊104，方法100可包括不用光刻而藉由電化學蝕刻基板而形成多孔層(例如，多孔矽層)於基板之內。在一實施例中，多孔
矽層包括具有少於大約100奈米之平均孔徑的孔。多孔矽層可為具有介孔的介多孔矽層，其平均孔徑大約2奈米以及大約50奈米之間。在多孔層之內，孔的形成可藉由陽極蝕刻像是電化學蝕刻或任何本領域中已知之其他製程被處理，而形成具有奈米寬直徑且微米深的孔。為了更簡單地填充具有一或多個原子層沉積的超高深寬比孔，孔可為錐形。
在方塊106，方法100可包括形成第一導電層(例如，SiC、TiN，等等)於多孔層之上(例如，多孔矽層)。在方塊108，方法100可包括形成第一介電層(例如，高k值介電層、超高k值介電層)於第一導電層之上。在方塊110，方法100可包括形成第二導電層(例如，原子層沉積像是TiN)於第一介電層之上。
在方塊112，方法100可包括形成第二介電層(例如，高k值介電層、超高k值介電層)於第二導電層之上。在方塊114，方法100可包括形成第三導電層(例如，電鍍金屬像是鎳、摻雜多晶矽的CVD、TiN的原子層沉積(ALD))於第二介電層之上。若期望額外的電容，選擇性地實施方塊112以及114。額外的介電/導電層可以被加上以形成N層MIM結構。
在一實施例中，至少導電層之一(例如，TiN)藉由原子層沉積形成。導電層之各者可藉由原子層沉積被形成以形成MIM電容器或MIMIM電容器。替代地，第一導電層可包括碳化矽(SiC)層，其使用至少一
氣相處理，藉由多孔矽層的碳化被形成。碳化係指以下的用語：藉由透過熱解或分解蒸餾而將有機物質(例如，甲烷、矽烷)轉換為碳或含碳殘留物，以沉積碳層。在另一實施例中，第一導電層包括碳氫化合物終端矽層，其在少於攝氏大約650度之溫度下，使用至少一氣相處理，藉由多孔矽層的碳化被形成。
第一介電層可包括大於4的高k值介電常數以及可被使用於高頻(例如，1Ghz或更高、10Ghz或更高)解耦應用。第一和第二介電層中之至少一者可包括大約5000或更大的巨大介電常數。
圖2A係為根據本發明實施例電容器280的剖面視圖。基板282包括藉由電化學蝕刻基板而形成於基板之內的多孔矽層284。在一實施例中，多孔矽層284包括具有少於大約100奈米之平均孔徑的孔。多孔矽層可為介多孔矽層，其具有平均孔徑大約2奈米以及大約50奈米之間的介孔。於多孔矽層之上形成第一導電層286(例如，SiC、TiN，等等)。在一實施例中，藉由原子層沉積形成第一導電層286(例如，TiN)。替代地，第一導電層286可包括碳化矽(SiC)層，其使用至少一氣相處理，藉由多孔矽層的碳化被形成。SiC層為高穩定的表面。在另一實施例中，第一導電層包括碳氫化合物終端矽層，其在少於攝氏大約650度之溫度下，使用至少一氣相處理，藉由多孔矽層的碳化被形成。碳氫化合物終端多孔矽表面可被使用為導電電極或多孔矽層可被功能化以及接
著使用為導電電極。多孔矽層可具有可與後續的層像是介電層反應的自由基。多孔矽層係功能化以準備用於後續的層之表面。矽烷化或衍生化多孔矽也可使用液相處理形成。
第一介電層288(例如，高k值介電層、超高k值介電層)係形成於第一導電層之上。第二導電層290(例如，電鍍金屬像是鎳、摻雜多晶矽的CVD、TiN的ALD)係形成於第一介電層之上。如此，形成MIM或金屬-絕緣體-半導體(MIS)電容器280。
在一實施例中，用於電容器的漏電流的目標少於10 5 A/cm 2 ，其將要求介電層厚度在5-20nm範圍之內以及接著至少10nm以完成用於上導電層的填充。這將要求具有大約30-50nm的最小直徑的電化學蝕刻孔。為了填充超高深寬比，錐形孔已經被使用以改善圖4A中說明的ALD以及圖4B中所述的停止流原子層沉積已被成功地示範。
圖2B係為根據本發明實施例電容器200的剖面視圖。基板210包括多孔矽層220，其藉由電化學蝕刻基板而形成於基板之內。在一實施例中，多孔矽層220包括具有少於大約100奈米之平均孔徑的孔。多孔矽層可為介多孔矽層，其具有平均孔徑大約2奈米和大約50奈米之間的介孔。第一導電層230(例如，SiC、TiN，等等)係形成於多孔矽層220之上。在一實施例中，第一導電層230(例如，TiN)係藉由原子層沉積形成。替代地，第一
導電層230可包括碳化矽(SiC)層，其使用至少一氣相處理，藉由多孔矽層的碳化被形成。在另一實施例中，第一導電層包括碳氫化合物終端矽層，其在少於攝氏大約650度之溫度下，使用至少一氣相處理，藉由多孔矽層的碳化被形成。
第一介電層240(例如，高k值介電層、超高k值介電層)係形成於第一導電層230之上。第二導電層250(例如，電鍍金屬像是鎳、摻雜多晶矽的CVD、TiN的ALD)係形成於第一介電層之上。第二介電層260(例如，高k值介電層、超高k值介電層)係可形成於第二導電層之上。第三導電層270(例如，電鍍金屬像是鎳、摻雜多晶矽的CVD、TiN的ALD)係可形成於第二介電層之上。若期望額外的電容，層260和270選擇性地加入。如此，形成MIMIM或MIMIS電容器200。
在一實施例中，電容器包括一或多個高k值介電層，其可被使用於高頻(例如，一或更多Ghz，十或更多Ghz)解耦應用。在另一實施例中，電容器包括一或多個巨大介電常數層，其具有大約5000或更大的介電常數用於低頻率(例如，高至大約10千赫茲)儲能應用。
與先前方法像是微影和乾蝕刻相比，可由電化學形成較小且深的多孔(例如，30-100nm平均孔徑)矽以取得較高的深寬比。可以電化學形成錐形孔以改善側壁覆蓋率。原子層沉積(ALD)係使用以沉積高k值介電於超高深寬比結構中(例如，深寬比大於10,000)用於高
頻MIS或MIM電容器。
碳化可被使用以處理矽中孔開口的表面以產生穩定的導電表面。ALD可被使用以沉積MIM結構導電層的上部或底部。替代地，電沉積可被使用以沉積上電極。
圖3A係根據本發明的一實施例說明顯示一形成於錐形的多孔矽中具有錐形孔開口之結構的掃描式電子顯微鏡(SEM)影像300。MIMIM電容器可被形成於影像300中矽孔的表面之上以及可包括作為第一電極的碳化矽或TiN以及用於高k值介電的ALD膜以及除了作為最後的導電體，其為一電鍍導電體，之導電體。圖3B-3D係根據本發明的一實施例說明顯示多孔矽中影像300的不同的區域放大圖的SEM影像312、322、以及332。影像312顯示多孔矽的上部區域。影像322顯示多孔矽的內部區域。影像332顯示多孔矽的低部區域，其鄰近與基板的介面。
圖4A係根據本發明的一實施例說明顯示其錐形結構具有多孔矽區域410的基板420的掃描式電子顯微鏡(SEM)影像400。多孔矽區域410包括錐形孔。錐形形狀允許用於處理的氣體在製造電容器期間滲透至孔或通道。
圖4B係根據本發明的一實施例說明Ti/Si比率對多孔矽450的深度的圖440。TiN已被沉積於錐形的多孔矽450中。Ti/Si比率通過多孔矽450係相對地固
定。多孔矽450具有大約9微米的深度。
藉由對的蝕刻劑，從各種各樣的材料，特別是半導體的材料像是鍺、SiGe，以及GaAs，以及氧化鋁材料，製造具有上述特性的多孔結構應該是可能的。作為一個例子，多孔矽結構可藉由使用氫氟酸(HF)以及酒精(乙醇、甲醇、異丙醇，等等)的混合物蝕刻矽基板而被創造。更普遍來說，多孔矽以及其他多孔結構可藉由像是陽極化以及染色蝕刻的步驟被形成。
在特定實施例中，具有少於100nm的平均直徑以及大約10微米的深度的孔。對於特定的實施例，可選擇用於孔徑尺寸的上限，以最大化在那些實施例中多孔結構的表面積。對於各導電結構，較小的(例如，較窄的)孔導致總表面積的增加，這是因為如此大量的窄孔可填進一給定尺寸的導電結構。因為電容正比於表面積，照上述的方法，孔在尺寸上的限制將可能地，以及有利地，導致電容器具有增加的電容。(孔的其他之尺寸，例如，它們的長度，也可***作以增加表面積(或用以達到其他結果)-即，與較短的通道相比偏好較長的通道-但除此之外，與上述最小的尺寸相比可能較不重要)。
圖5係為根據本發明的一實施例代表微電子裝置1000方塊圖。如圖5所述，微電子裝置1000可包括基板1002、微處理器1004於基板1002之上、以及與微處理器1004關聯的儲能裝置(例如，電容器)1006。儲能裝置(例如，電容器)1006可被設置於基板1002之上
遠離微處理器1004(例如，兩端(die-side)電容器)，如實線所示，或它可被設置於微處理器1004本身之上(例如，於微處理器上堆積層中)，如虛線所示。在一實施例中，儲能裝置(例如，電容器)1006包括形成於基板之內的多孔矽層。多孔矽層包括具有平均孔徑少於100奈米的孔。第一導電層係形成於多孔矽層之上以及第一介電層係形成於第一導電層之上。第二導電層係形成於第一介電層之上。第二介電層係可形成於第二導電層之上以及第三導電層係可形成於第二介電層之上。儲能裝置可提供電力至微處理器。
第一導電層可包括碳化矽層，其使用至少一氣相處理，藉由多孔矽層的碳化被形成。替代地，第一導電層可包括碳氫化合物終端矽層，其在少於攝氏大約650度之溫度下，使用至少一氣相處理，藉由多孔矽層的碳化被形成。替代地，第一導電層可為使用ALD沉積的TiN。
在一實施例中，第一和第二介電層中之至少一者包括巨大介電常數k，其可被使用於低頻(例如，高至大約10千赫茲)儲能應用。在較高頻，巨大介電常數k值典型地快速減少。在另一實施例中，第一介電層包括大於4的高k值介電常數，其可被使用於高頻(例如，一或更多Ghz、十或更多Ghz)解耦應用。儲能裝置可防止在電源供應器中的電壓下降。多孔矽層係藉由電化學蝕刻基板以形成錐形孔而形成於基板之內。
作為一個例子，此實施例可為相似的如圖中所示的一或多個實施例以及由伴隨的文字被描述。儲能裝置1006可包括奈米結構(例如，不連接的奈米結構)。
在另一實施例中，儲能裝置可包括多孔矽層，其係形成於基板之內。多孔矽層包括具有少於大約100奈米之平均孔徑的孔。介電層係形成於多孔矽層之上以及導電層係形成於第一介電層之上。多孔矽層可被摻雜(例如，高摻雜以製造低電阻率)以形成第一電極，而導電層形成MIS電容器的第二電極。儲能裝置可選擇性地包括形成於導電層之上的另一介電層以及形成於額外的介電層之上的另一導電層以形成MIMIS電容器。
在一些實施例中，本文所揭露的儲能裝置可能被使用作為在微電子裝置1000中的解耦電容器-與現有的解耦電容器相比，其比較小以及提供較高的電容和較低的阻抗(原因係描述於本文中其他地方)。如先前所述，儲能裝置1006可為積體電路支持(IC)的一部分或晶片或係可設置於微處理器晶片本身之上。作為一個例子，可根據本發明的實施例而形成多孔矽的區域(或類似，如上所述)於微處理器晶片之上，然後創造高表面積嵌入式解耦電容器於微處理器晶片的基板之上。因為矽的多孔性，嵌入式電容器可具有非常高的表面積。對於所揭露的儲能裝置，其他可能的用途包括使用其作為記憶體儲存元件(藉由大量地增加每單位面積的法拉，可能解決嵌入式DRAM方法z方向的尺寸問題)或作為在電壓升高
電路中的電壓轉換器之組件，或許與電路方塊、個別的微處理器核心、或類似物使用。
作為一個例子，在本文中，較高的電容值可能為有利的，因為電路的一部分可表面上的運轉在一特定(相對低的)電壓，但為了增加速度(例如，快取記憶體、輸入/輸出(I/O)應用)，在需求較高電壓之處，電壓可升高至較高的值。與需在每一處皆使用較高的電壓相比，這種操作方案較有可能被偏好；即，在小量的電路要求較高的電壓的情況下，係偏好針對電路的小部分從較低基線(baseline)電壓升高電壓，而非從電路的主要部分從較高的基線值降低電壓。未來的微處理器世代也可利用在此所描述的電壓轉換器。具有更多可用的電容被配置圍繞封裝或圍繞微處理器晶片可幫助解決現有典型的解耦電容器之無法忍受的高電感問題。
圖6係為根據本發明的一實施例代表行動電子裝置1100的方塊圖。如圖6所述，行動電子裝置1100包括基板1110，於其上的微處理器1120以及關聯於微處理器1120的儲能裝置1130被沉積。儲能裝置1130可設置於基板1110之上遠離微處理器1120，如實線所示，或可被設置於微處理器1120本身之上，如虛線所示。在一實施例中，儲能裝置1130包括形成於基板之內的多孔矽層。多孔矽層包括具有平均孔徑少於100奈米的孔。第一導電層係形成於多孔矽層之上以及第一介電層係形成於第一導電層之上。第二導電層係形成於第一介電層之上。第
二介電層係可形成於第二導電層之上以及第三導電層係可形成於第二介電層之上。作為一個例子，此實施例可相似於在本文所示以及描述的一或多個實施例。
在至少一些實施例中，儲能裝置1130為複數個儲能裝置之一(所有的儲能裝置由圖6中的方塊1130代表)，係包含於行動電子裝置1100之內。在一或多個其他實施例中，行動電子裝置1100更包括關聯於儲能裝置的交換網路1140。當電容器被放電，它並不會維持固定電壓，而是以指數方式衰減(不像電池，其電壓在放電期間維持相對地固定)。交換網路1140包括電路或有些其他機制，其開關不同的電容器，所以電壓相對地被維持。例如，儲能裝置可初始地係與彼此並聯以及接著，在特定的電壓衰減之量之後，儲能裝置的子集可以藉由交換網路被改變而串聯的連接，所以他們個別的電壓貢獻可升高下降的總電壓。在一實施例中，交換網路1140可使用本領域現有的矽裝置科技(電晶體，矽控整流器(SCRs)，等等)被實施，而在其他實施例中，其可使用微機電系統(MEMS)繼電器或開關(可注意的是，其傾向具有非常低的電阻)被實施。
在一些實施例中，行動電子裝置1100更包括關聯於儲能裝置1130的感測器網路1150。在至少一些實施例中，複數個儲能裝置之每一個將具有自己的感測器，其指示儲能裝置特定的行為參數。例如，感測器可指示現有的電壓水準和持續的放電反應，兩者皆為可藉由交換網
路被使用的參數-特別在使用的介電材料(或其他電絕緣體)為非線型而是具有隨電壓變化的介電常數之情況。在那些情況，一起包括感測器網路與一有限狀態機器像是電壓控制單元1160可能為有利的，電壓控制單元知道介電行為為何以及根據地回應。電壓控制單元，其知道介電行為為何可補償任何非線性。關聯於儲能裝置1130的溫度感測器1170也可被包括以感測溫度(或其他安全相關參數)。在本發明的一些實施例中，行動電子裝置1100更包括一或多個：顯示器1181、天線/RF元件1182、網路介面1183、資料鍵入裝置1184(例如，鍵盤或觸控螢幕)、麥克風1185、照相機1186、視訊投影機1187、全球定位系統(GPS)接收器1188，以及類似。在一實施例中，裝置(例如，微電子裝置、行動電子裝置)包括基板、於基板之上的微處理器，以及關聯於微處理器的儲能裝置。儲能裝置包括形成於基板之內的多孔矽層。多孔矽層包括具有少於大約100奈米之平均孔徑的孔。第一導電層係形成於多孔矽層之上。第一介電層係形成於第一導電層之上以及第二導電層係形成於第一介電層之上。裝置可更包括被形成於第二導電層之上的第二介電層以及被形成於第二介電層之上的第三導電層。儲能裝置可提供電力至微處理器。多孔矽層可包括具有少於50奈米之平均孔徑的孔。多孔矽層係藉由電化學蝕刻基板以形成錐形孔而形成於基板之內。儲能裝置被設計用以防止在電源供應中的電壓下降。
第一導電層可包括碳化矽層或被碳層塗佈的矽層。層係使用至少一氣相處理，藉由多孔矽層的碳化被形成。第一導電層可包括碳氫化合物終端矽層，其在少於攝氏大約650度之溫度下，使用至少一氣相處理，藉由多孔矽層的碳化被形成。
在一實施例中，第一介電層可包括大於4的高k值介電常數，其可被使用於高頻(例如，一或更多Ghz、十或更多Ghz)解耦應用。在另一實施例中，第一和第二介電層中之至少一者包括大約5000或更大的巨大介電常數。
用語「第一」、「第二」、「第三」、「第四」，以及類似者在說明書中以及在申請專利範圍中，若有，係用來區分相似的元件，以及不一定以特定的順序或時間上的順序排列來描述。可以理解的是，在適當情況下，用語的使用係可以互換，因此在此所揭露的本發明之實施例，例如，能夠以非在此的說明或描述的方式之順序操作。同樣地，若在此的描述的方法包含一連串步驟，在此呈現的步驟之順序不一定是這些步驟可實施的唯一順序，以及所述特定的步驟可能有可能性地被省略和/或不在此描述的特定之其他步驟有可能被加入此方法。再者，用語「包含」、「包括」、「具有」以及任何其上的變化，意圖為覆蓋非排他性的包括，因此包含元件列表的步驟、方法、文章、或設備並非必要限制於那些元件，但可包括未明確列出的其他元件或固有的步驟、方法、文章、
或設備。
用語「左」、「右」、「前」、「後」、「頂部」、「底部」、「之上」、「之下」以及類似用語在說明書中以及在申請專利範圍中，若有，係用來描述性的功用而不一定描述永久的相對位置。可以理解的是，在適當情況下，用語的使用係可以互換，因此在此所揭露的本發明之實施例，例如，能夠以其他方向而非以本文中例示的或描述的作用。本文中所使用的用語「耦合」係定義為直接地或間接地以電性或非電性的方法連接。在本文中描述物件為「鄰近於」彼此時，可為實體的彼此接觸、彼此很接近、或彼此在相同的一般區域中在詞語合用於內文的情況下。「在一實施例」用語的出現，在此並不一定全指相同的實施例。
雖然已經被描述的本發明係參考特定實施例，發明所屬領域具有通常知識者將可理解的是在不脫離本發明的精神或範疇下，可做各種變化。因此，本發明的實施例的揭露意圖為說明本發明的範圍，而非意圖作限制。本發明的範圍係由後附之申請專利範圍所限定。例如，對本發明所屬領域具有通常知識者，在本文所討論的儲能裝置以及相關的結構和方法可於各種實施例中被實施係顯而易見的，以及前述這些特定實施例的討論不一定代表全部可能之實施例的完整說明書。
此外，好處、其他優點，及問題的解決方法已經針對特定實施例被描述。好處、優點、問題的解決方
法，以及可造成任何好處、優點、解決方法的產生或解決方法變得更顯著的元件，然而，不應理解為必不可少的、要求的、或基本的特徵或任何或所有申請專利範圍的元件。
再者，在此揭露的實施例以及限制並非在奉獻原則(the doctrine of dedication)下貢獻給大眾，若實施例和/或限制：(1)並非明確地揭露於在申請專利範圍中；以及(2)在等同原則(the doctrine of equivalents)之下，在申請專利範圍中，等同或潛在等同所揭露的明確元件和/或限制。
Claims (19)
- 一種儲能裝置，包含：多孔矽層，其藉由電化學蝕刻基板以形成錐形孔於該基板之內，該多孔矽層具有深寬比大於10,000之平均孔徑的孔；第一導電層，形成於該多孔矽層之上；第一介電層，形成於該第一導電層之上；以及第二導電層，形成於該第一介電層之上。
- 如申請專利範圍第1項所述的儲能裝置，更包含：第二介電層，形成於該第二導電層之上；以及第三導電層，形成於該第二介電層之上。
- 如申請專利範圍第1項所述的儲能裝置，其中該第一導電層、該第一介電層、以及該第二導電層中之至少一者藉由原子層沉積形成。
- 如申請專利範圍第1項所述的儲能裝置，其中該第一導電層包括碳化矽層或被碳層塗佈的矽層，該碳層使用至少一氣相處理，藉由該多孔矽層的碳化被形成。
- 如申請專利範圍第1項所述的儲能裝置，其中該第一導電層包括碳氫化合物終端矽層，其在少於攝氏大約650度之溫度下，使用至少一氣相處理，藉由該多孔矽層的碳化被形成。
- 如申請專利範圍第2項所述的儲能裝置，其中該第一介電層和該第二介電層中之至少一者包括大約5000 或更大的巨大介電常數。
- 如申請專利範圍第1項所述的儲能裝置，其中該第一介電層包括大於4的高k值介電常數，其可被使用於一或更多Ghz的高頻解耦應用。
- 如申請專利範圍第1項所述的儲能裝置，其中該多孔矽層包括具有少於50奈米之平均孔徑的孔。
- 如申請專利範圍第1項所述的儲能裝置，其中該多孔矽層係不用光刻而藉由電化學蝕刻該基板而形成於該基板之內。
- 一種儲能裝置，包含：基板；微處理器，於該基板之上；以及關聯於該微處理器的儲能裝置，該儲能裝置包含藉由電化學蝕刻該基板以形成錐形孔於該基板之內的多孔矽層，該多孔矽層具有深寬比大於10,000之平均孔徑的孔；第一導電層，形成於該多孔矽層之上；第一介電層，形成於該第一導電層之上；以及第二導電層，形成於該第一介電層之上。
- 如申請專利範圍第10項所述的裝置，更包含：第二介電層，形成於該第二導電層之上；以及第三導電層，形成於該第二介電層之上。
- 如申請專利範圍第10項所述的裝置，其中該儲能裝置提供電力至該微處理器。
- 如申請專利範圍第10項所述的裝置，其中該第一導電層包括碳化矽層或被碳層塗佈的矽層，該碳層使用至少一氣相處理，藉由多孔矽層的碳化被形成。
- 如申請專利範圍第10項所述的裝置，其中該第一導電層包括碳氫化合物終端矽層，其在少於攝氏大約650度之溫度下，使用至少一氣相處理，藉由多孔矽層的碳化被形成，其中該第一介電層包括大於4的高k值介電常數以及允許該儲能裝置以被使用於高頻解耦應用。
- 如申請專利範圍第11項所述的裝置，其中該第一介電層和該第二介電層中之至少一者包括大約5000或更大的巨大介電常數。
- 如申請專利範圍第10項所述的裝置，其中該多孔矽層包括具有少於50奈米之平均孔徑的孔，其中該儲能裝置防止在電源供應中的電壓下降。
- 一種儲能裝置，包含：多孔矽層，其藉由電化學蝕刻基板以形成錐形孔於該基板之內，該多孔矽層具有深寬比大於10,000之平均孔徑的孔；介電層，形成於該多孔矽層之上；以及導電層，形成於該介電層之上。
- 如申請專利範圍第17項所述的儲能裝置，更包含：額外的介電層，形成於該導電層之上；以及額外的導電層，形成於該額外的介電層之上。
- 如申請專利範圍第17項所述的儲能裝置，其中該多孔矽層被摻雜以形成第一電極，而該導電層形成第二電極。
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|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |