TWI536381B - 三維雙埠位元細胞、半導體記憶體，以及半導體製造方法 - Google Patents

三維雙埠位元細胞、半導體記憶體，以及半導體製造方法 Download PDF

Info

Publication number
TWI536381B
TWI536381B TW103115919A TW103115919A TWI536381B TW I536381 B TWI536381 B TW I536381B TW 103115919 A TW103115919 A TW 103115919A TW 103115919 A TW103115919 A TW 103115919A TW I536381 B TWI536381 B TW I536381B
Authority
TW
Taiwan
Prior art keywords
stage
pull
latch
cell
array
Prior art date
Application number
TW103115919A
Other languages
English (en)
Other versions
TW201513115A (zh
Inventor
詹偉閔
吳威震
陳炎輝
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201513115A publication Critical patent/TW201513115A/zh
Application granted granted Critical
Publication of TWI536381B publication Critical patent/TWI536381B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

三維雙埠位元細胞、半導體記憶體，以及半導體製造方法
本發明係關於一種靜態隨機存取記憶體陣列(Static Random Access Memory Array，SRAM Array)之系統和方法，特別係關於一種雙埠位元細胞(Dual-port Bit Cell)，其可與靜態隨機存取記憶體陣列共同使用。
靜態隨機存取記憶體(Static Random Access Memory，SRAM)包括複數個細胞(Cell)，該等細胞係以列及欄之方式設置並形成一陣列(Array)。複數個靜態隨機存取記憶體細胞包括複數個電晶體(Transistor)，該等電晶體係耦接至複數條位元線(Bit Line)和複數條字元線(Word Line)，而該等位元線和該等字元線係用於讀取及寫入各個位元資料至該靜態隨機存取記憶體。單埠靜態隨機存取記憶體(Single-Port SRAM)可於一特定時間點將一單一位元資料寫入一位元細胞，或是將該位元資料由該位元細胞中讀取出來。相反地，雙埠靜態隨機存取記憶體(Dual-Port SRAM)可大約於相同時間點中執行多重讀取或寫入操作。傳統之雙埠靜態隨機存取記憶體結構包括設置於不同金屬線中之複數條字元線(「WLs」)，由於使用不同 金屬長度來配置靜態隨機存取記憶體之信號路線，此將造成不同之電容性負載(Capacitive Loading)。雙埠靜態隨機存取記憶體結構於字元線方向(Word Line Direction)係相較於單埠靜態隨機存取記憶體結構來得更大更廣。由於雙埠靜態隨機存取記憶體具有較大較廣之字元線方向，整體靜態隨機存取記憶體之長寬比(Aspect Ratio)將會受到粗重之字元線負載(Word Line Loading)所影響，尤其是對於寬輸入輸出(Input/Output，I/O)設計而言。與單埠靜態隨機存取記憶體相比較，雙埠靜態隨機存取記憶體之週邊邏輯電路是雙倍的，因此，雙埠靜態隨機存取記憶體將會佔據較大面積，且其信號路線配置亦更加複雜化。
在較佳實施例中，本發明提供一種三維雙埠位元 細胞，包括：一第一部份，設置於一第一級上，其中該第一部份包括複數埠元件；以及一第二部份，設置於一第二級上，其中該第二級係藉由至少一貫孔來垂直地堆疊於該第一級，而該第二部份包括一鎖存器。
在一些實施例中，該三維雙埠位元細胞更包括： 複數位元線，於該第一級之一第一導電層中沿一第一方向作延伸；以及複數字元線，皆於該第一級之一第二導電層中沿一第二方向作延伸，其中該第一方向係與該第二方向相異。在一些實施例中，該等埠元件包括至少一第一通道閘裝置和至少一第二通道閘裝置，而該鎖存器包括至少一上拉裝置、至少一第一下拉裝置，以及至少一第二下拉裝置。在一些實施例中，該第 一通道閘裝置、該第二通道閘裝置、該第一下拉裝置，以及該第二下拉裝置各自為一N型金屬氧化物半導體場效電晶體。在一些實施例中，該上拉裝置為一P型金屬氧化物半導體場效電晶體。在一些實施例中，該鎖存器更包括至少一第三下拉裝置。 在一些實施例中，該等埠元件更包括至少一第三通道閘裝置，而該鎖存器更包括至少一第四下拉裝置。在一些實施例中，該鎖存器更包括至少一第五下拉裝置。
在較佳實施例中，本發明提供一種半導體記憶體， 包括：一第一級，包括一存取埠陣列；一第二級，藉由至少一貫孔來垂直地堆疊於該第一級，其中該第二級包括一鎖存器陣列；以及至少一三維雙埠位元細胞，包括：一第一部份，設置於該存取埠陣列上，其中該第一部份包括複數埠元件；以及一第二部份，設置於該鎖存器陣列上，其中該第二部份包括一鎖存器。
在一些實施例中，該半導體記憶體更包括：複數 位元線，於該第一級之一第一導電層中沿一第一方向作延伸；以及複數字元線，皆於該第一級之一第二導電層中沿一第二方向作延伸，其中該第一方向係與該第二方向相異。在一些實施例中，該等埠元件包括至少一第一通道閘裝置和至少一第二通道閘裝置，而該鎖存器包括至少一上拉裝置、至少一第一下拉裝置，以及至少一第二下拉裝置。在一些實施例中，該第一通道閘裝置、該第二通道閘裝置、該第一下拉裝置，以及該第二下拉裝置各自為一N型金屬氧化物半導體場效電晶體。在一些實施例中，該上拉裝置為一P型金屬氧化物半導體場效電晶體。 在一些實施例中，該鎖存器更包括至少一第三下拉裝置。在一些實施例中，該等埠元件更包括至少一第三通道閘裝置，而該鎖存器更包括至少一第四下拉裝置。在一些實施例中，該第一級更包括一第一控制電路和一第一埠之一第一寫入驅動器。在一些實施例中，該第二級更包括一第二控制電路和一第二埠之一第二寫入驅動器。
在較佳實施例中，本發明提供一種半導體製造方 法，包括下列步驟：將一三維雙埠位元細胞之一第一部份設置於一第一級上，其中該第一部份包括複數埠元件；以及將該三維雙埠位元細胞之一第二部份設置於一第二級上，其中該第二級係垂直地堆疊於該第一級，而該第二部份包括一鎖存器。
在一些實施例中，該等埠元件包括至少一第一通 道閘裝置和至少一第二通道閘裝置，而其中該鎖存器包括至少一上拉裝置、至少一第一下拉裝置，以及至少一第二下拉裝置。 在一些實施例中，該半導體製造方法更包括：在該第一級之內佈設複數信號線，其中該第一級係適用於該第一通道閘裝置和該第二通道閘裝置；以及在該第二級之內佈設一電源供應，其中該第二級係適用於該上拉裝置、該第一下拉裝置，以及該第二下拉裝置。
100、200‧‧‧靜態隨機存取記憶體巨集
101、103、105、201、203、205‧‧‧貫孔
102、202‧‧‧上裝置層
104、204‧‧‧下裝置層
106、206‧‧‧存取埠陣列
108、208‧‧‧A埠字元線解碼器及驅動器
110‧‧‧A埠輸入輸出電路
112、212‧‧‧A埠控制電路
116、216‧‧‧鎖存器陣列
118、218‧‧‧B埠字元線解碼器及驅動器
120‧‧‧B埠輸入輸出電路
122、222‧‧‧B埠控制電路
150、450‧‧‧雙埠位元細胞
152、452‧‧‧第一部份
154、454‧‧‧第二部份
210‧‧‧讀取電路
220‧‧‧寫入電路
302、INV0‧‧‧第一反相器
304、INV1‧‧‧第二反相器
ADDR_A、ADDR_B‧‧‧位址信號
BL_A、BL_B‧‧‧位元線
BLB_A、BLB_B‧‧‧互補線
CLK_A、CLK_B‧‧‧時脈信號
DIN_A、DIN_B‧‧‧資料輸入信號
DOUT_A、DOUT_B‧‧‧資料輸出信號
PG‧‧‧通道閘電晶體
PGA、PGA0、PGA1、PGB、PGB0、PGB1‧‧‧電晶體
PU‧‧‧上拉電晶體
PD‧‧‧下拉電晶體
WEB_A、WEB_B‧‧‧寫入致能信號
WL_A、WL_B‧‧‧字元線
第1圖係顯示根據本發明一實施例所述之靜態隨機存取記憶體巨集之示意圖；第2圖係顯示根據本發明另一實施例所述之靜態隨機存取 記憶體巨集之示意圖；第3圖係顯示根據本發明一實施例所述之雙埠位元細胞之電路圖；第4圖係顯示根據本發明一實施例所述之雙埠位元細胞之佈局圖；以及第5圖係顯示根據本發明另一實施例所述之雙埠位元細胞之佈局圖。
下列實施例中之敘述應伴隨圖式一同閱讀，這些圖式可視為完整發明說明之一部份。
此處描述之三維(Three Dimensional)雙埠位元細胞(Dual-port Bit Cell)具有利於縮小覆蓋面積(Footprint Area)之組態及設計，當此種細胞應用於對應之靜態隨機存取記憶體陣列(Static Random Access Memory Array，SRAM Array)中時，其可改善整體細胞性能和抑制信號佈線(Signal Routing)之複雜度。舉例來說，在一些實施例中，三維雙埠位元細胞可以使得埠元件或埠零件(Port Element or Component)設置於頂級或頂層(Top Tier or Layer)上，並使得鎖存元件或鎖存零件(Latch Element or Component)設置於底級或底層(Bottom Tier or Layer)上。此種組態不僅有利於減少覆蓋面積，亦有利於減少字元線(Word Line，「WL」)之寄生電阻和寄生電容，故能改善整體細胞性能。另外，藉由將埠元件或埠零件設置於頂級或頂層上並將鎖存元件或鎖存零件設置於底級或底層上，電源佈線(Power Routing)和信號佈線係分離並介於前述二級或二層 之間。由於電源佈線和信號佈線被分離，信號佈線之複雜度，例如：信號阻隔或信號阻塞(Signal Blocks or Jams)，將會受到抑制。
第1圖係顯示根據本發明一實施例所述之靜態隨 機存取記憶體巨集(SRAM Macro)100之示意圖。第2圖係顯示根據本發明另一實施例所述之靜態隨機存取記憶體巨集200之示意圖，其可用於取代靜態隨機存取記憶體巨集100。請參考第1圖。在一些實施例中，靜態隨機存取記憶體巨集100係被包含於三維積體電路(Three Dimensional Integrated Circuit，3D IC)中，而該三維積體電路具有堆疊之晶粒組態(Stacked Die Configuration)。靜態隨機存取記憶體巨集100包括一上裝置層(Upper Device Layer)102和一下裝置層(Bottom Device Layer)104，其中上裝置層102係實施於一第一積體電路晶粒中，而下裝置層104係實施於一第二積體電路晶粒中。頂部積體電路晶粒具有複數個穿透基板貫孔(Through Substrate Vias，TSV)，該等穿透基板貫孔可以使得頂部晶粒之頂面上之電路能與底部晶粒之頂面上之接觸點(Contact)互相連接。
在其他實施例中，靜態隨機存取記憶體巨集100係 被包含於一單片式(Monolithic)三維積體電路結構中，並具有二級或多級(Two or More Tiers)，其中每一級具有一主動裝置層(Active Device Layer)和一互連結構(Interconnect Structure)。 在單片式三維積體電路結構中，靜態隨機存取記憶體細胞之下裝置層104係形成於一半導體基板上，而下裝置層104之互連結構係被製造出來。一額外層間介電質層(Inter-layer Dielectric Layer，ILD Layer)係形成在第一級之互連結構之上方。靜態隨機存取記憶體細胞之上裝置層102係設置於額外層間介電質層上方之一第二主動裝置級中。如圖所示，複數條位元線(Bit line，「BLs」)係於第一級之一第一導電層中沿一第一方向延伸，而複數條字元線(Word line，「WLs」)係於第一級之一第二導電層中沿一第二方向延伸，其中前述之第一方向係與第二方向相異。
在一些實施例中，上裝置層102包括一A埠(A-port)。 上裝置層102係堆疊於下裝置層104之頂部上，並藉由複數個貫孔101、103、105連接至下裝置層104。下裝置層104包括一B埠(B-port)。因此，在一些實施例中，適用於A埠和B埠之輸入輸出(Input/Output，「I/O」)電路可設置於分離之二導電層上。 舉例來說，在一些實施例中，上裝置層102包括複數個埠元件，例如：一存取埠陣列(Access Port Array Portion)106，以及一A埠字元線解碼器及驅動器(A-port WL Decoder and Driver)108。 在一些實施例中，存取埠陣列106係藉由其間之複數條位元線耦接至一A埠輸入輸出電路(A-port I/O circuit)110，例如：該等位元線可為位元線BL_A及其互補線BLB_A，還有位元線BL_B及其互補線BLB_B。在一些實施例中，A埠輸入輸出電路110係用於接收複數個資料輸入信號(例如：資料輸入信號DIN_A)，並用於傳送複數個資料輸出信號(例如：資料輸出信號DOUT_A)，其係由靜態隨機存取記憶體巨集100中被輸出。
必須注意的是，此處所使用的「耦接」一詞並不 僅限於介於元件間彼此直接之機械、熱、通訊，或(且)電性連 接，亦可包括多重元件間彼此非直接之機械、熱、通訊，或(且)電性連接。
此處所使用之「電路」一詞係指任何可編程 (Programmable)系統，其可包括系統、微控制器(Microcontroller)、精簡指令集電路(Reduced Instruction Set Circuit，「RISC」)、特殊應用積體電路(Application Specific Integrated Circuit，「ASIC」)、可編程邏輯電路(Programmable Logic Circuit，「PLC」)，以及其他任何可用於執行此處所述功能之電路。以上僅為舉例，因此不應理解為以任何方式定義或(且)指定本說明書中「電路」一詞之涵義。
在一些實施例中，A埠字元線解碼器及驅動器108 係耦接至一A埠控制電路112。A埠控制電路112係用於接收A埠之一時脈信號(Clock Signal)(例如：時脈信號CLK_A)和一寫入致能信號(負向致能)(例如：寫入致能信號WEB_A)。A埠控制電路112亦可用於接收複數個位址信號(例如：位址信號ADDR_A)。
下裝置層104包括一鎖存器陣列(Latch Array)116，以及一B埠字元線解碼器及驅動器(B-port WL Decoder and Driver)118。在一些實施例中，鎖存器陣列116係間接地耦接至一B埠輸入輸出電路(B-port I/O Circuit)120。B埠輸入輸出電路120係用於接收複數個資料輸入信號(例如：資料輸入信號DIN_B)，並用於傳送複數個資料輸出信號(例如：資料輸出信號DOUT_B)，其係由靜態隨機存取記憶體巨集100中被輸出。在一些實施例中，B埠字元線解碼器及驅動器118係耦接至一B 埠控制電路122，B埠控制電路122係用於接收B埠之一時脈信號(例如：時脈信號CLK_B)和一寫入致能信號(負向致能)(例如：寫入致能信號WEB_B)。B埠控制電路122亦可用於接收複數個位址信號(例如：位址信號ADDR_B)。
在一些實施例中，除了A埠和B埠之輸入輸出電路 係設置於分離之二導電層上以外，此種輸入輸出電路更可劃分為一讀取電路和一寫入電路，其中前述之讀取電路和寫入電路係分別設置於分離之導電層上。舉例來說，請參考第2圖，靜態隨機存取記憶體巨集200係用於取代靜態隨機存取記憶體巨集100，並包括一上裝置層202，其中上裝置層202係堆疊於一下裝置層204之頂部上，並藉由複數個貫孔201、203、205連接至下裝置層204。在一些實施例中，上裝置層202包括一A埠，並因而包括一存取埠陣列206以及一A埠字元線解碼器及驅動器208。在一些實施例中，存取埠陣列206係藉由其間之複數條位元線耦接至一讀取電路210，例如：該等位元線可為位元線BL_A及其互補線BLB_A，還有位元線BL_B及其互補線BLB_B。 在一些實施例中，讀取電路210係用於傳送A埠和B埠之複數個資料輸出信號(例如：資料輸出信號DOUT_A、DOUT_B)，其係由靜態隨機存取記憶體巨集200中被輸出。
在一些實施例中，A埠字元線解碼器及驅動器208 係耦接至一A埠控制電路212。A埠控制電路212係用於接收A埠之一時脈信號(例如：時脈信號CLK_A)和一寫入致能信號(負向致能)(例如：寫入致能信號WEB_A)。A埠控制電路212亦可用於接收複數個位址信號(例如：位址信號ADDR_A)。
下裝置層204包括一B埠，並因而包括一鎖存器陣 列216，以及一B埠字元線解碼器及驅動器218。在一些實施例中，鎖存器陣列216係間接地耦接至一寫入電路220。寫入電路220係用於接收A埠和B埠之複數個資料輸入信號(例如：資料輸入信號DIN_B、DIN_B)，給靜態隨機存取記憶體巨集200。在一些實施例中，B埠字元線解碼器及驅動器218係耦接至一B埠控制電路222，B埠控制電路222係用於接收B埠之一時脈信號(例如：時脈信號CLK_B)和一寫入致能信號(負向致能)(例如：寫入致能信號WEB_B)。B埠控制電路222亦可用於接收複數個位址信號(例如：位址信號ADDR_B)。
請一併參考第1、2圖。靜態隨機存取記憶體巨集 100、200分別包括至少一三維雙埠位元細胞150。雙埠位元細胞150包括一第一部份152，其中第一部份152係設置於設置於靜態隨機存取記憶體巨集100之上裝置層102上，或是設置於靜態隨機存取記憶體巨集200之上裝置層202上。例如，第一部份152可設置於存取埠陣列106之至少一部份上，或可設置於存取埠陣列206之至少一部份上。雙埠位元細胞150更包括一第二部份154，其中第二部份154係設置於設置於靜態隨機存取記憶體巨集100之下裝置層104上，或是設置於靜態隨機存取記憶體巨集200之下裝置層204上。例如，第二部份154可設置於鎖存器陣列116之至少一部份上，或可設置於鎖存器陣列216之至少一部份上。如以下第3至5圖更詳細之說明，雙埠位元細胞150具有利於縮小覆蓋面積之組態及設計，當雙埠位元細胞150應用於對應之靜態隨機存取記憶體陣列巨集100(或靜態隨機存取 記憶體陣列106、116)或是靜態隨機存取記憶體陣列巨集200(或靜態隨機存取記憶體陣列206、216)中時，其可改善整體細胞性能和抑制信號佈線之複雜度。
第3圖係顯示根據本發明一實施例所述之雙埠位 元細胞150之電路圖。第4圖係顯示根據本發明一實施例所述之雙埠位元細胞150之佈局(Layout)圖。第5圖係顯示根據本發明另一實施例所述之雙埠位元細胞450之佈局圖，其可用於取代雙埠位元細胞150。請參考第3、4圖，雙埠位元細胞150為高密度之一雙埠位元細胞，如前所述，雙埠位元細胞150之第一部份152可設置於靜態隨機存取記憶體陣列巨集100(如第1圖所示)之上裝置層102上(如第1圖所示)，或是可設置於靜態隨機存取記憶體陣列巨集200(如第2圖所示)之上裝置層202上(如第2圖所示)。舉例來說，第一部份152可設置於存取埠陣列106之至少一部份上(如第1圖所示)，或可設置於存取埠陣列206之至少一部份上(如第2圖所示)。因此，第一部份152包括存取埠元件(Access Port Element)。雙埠位元細胞150之第二部份154可設置於靜態隨機存取記憶體陣列巨集100之下裝置層104上(如第1圖所示)，或是可設置於靜態隨機存取記憶體陣列巨集200之下裝置層204上(如第2圖所示)。舉例來說，第二部份154可設置於鎖存器陣列116之至少一部份上(如第1圖所示)，或可設置於鎖存器陣列216之至少一部份上(如第2圖所示)。因此，第二部份154包括鎖存器(Latch)或是鎖存元件(Latch Element)。
在一些實施例中，第一部份152包括至少一對字元 線WL_A、WL_B，而字元線WL_A、WL_B係水平地延伸(亦即， 沿著x方向)，以跨越上裝置層(亦可稱為一第一導電層)102或是跨越上裝置層202(亦可稱為一第二導電層)。第一部份152更可包括至少一對互補位元線，而此對互補位元線係垂直地延伸(亦即，沿著y方向)，以跨越上裝置層102或是跨越上裝置層202。 舉例來說，第一部份152可包括二對互補位元線，例如：位元線BL_B、BL_A、BLB_B、BLB_A。在一些實施例中，第一部份更可包括複數個存取埠元件，而該等存取埠元件包括至少二個互補通道閘(Pass Gate，PG)電晶體，例如：二個電晶體PGA(該等電晶體PGA可包括二個電晶體PGA0、PGA1)和二個電晶體PGB(該等電晶體PGB可包括二個電晶體PGB0、PGB1)，該等通道閘電晶體裝置係耦接至字元線和位元線。在一些實施例中，該等通道閘電晶體裝置為N型金屬氧化物半導體場效電晶體(N-type Metal-Oxide-Semiconductor Field-Effect Transistor，N-type MOSFET，簡稱NMOS電晶體)。
在一些實施例中，第二部份154包括鎖存器或鎖存 元件，而此種鎖存器或鎖存元件包括至少二裝置，例如：一第一反相器(Inverter)302和一第二反相器304。第一反相器302和第二反相器304各自至少包括至少一上拉(Pull-up，PU)電晶體和至少二下拉(Pull-down，PD)電晶體。舉例來說，如第4圖所示，對於每二個通道閘電晶體裝置而言，都有一個上拉電晶體和二個下拉電晶體。在一些實施例中，前述之上拉電晶體為P型金屬氧化物半導體場效電晶體(P-type Metal-Oxide-Semiconductor Field-Effect Transistor，P-type MOSFET，簡稱PMOS電晶體)，而前述之下拉電晶體為N型金 屬氧化物半導體場效電晶體。第一部份152可以包括任意數量之通道閘電晶體裝置，而第二部份154可以包括任意數量之上拉及下拉電晶體。例如，「通道閘電晶體裝置：上拉電晶體：下拉電晶體」之數量比例可以為「2：1：2至3」。
另一方面，若是使用不同種類之雙埠位元細胞， 則前述之數量比例亦可不同。舉例來說，請參考第5圖，雙埠位元細胞450為高電流之一雙埠位元細胞，其可取代前述之雙埠位元細胞150。如第5圖所示，雙埠位元細胞450之一第一部份452可設置於靜態隨機存取記憶體陣列巨集100之上裝置層102上，或是可設置於靜態隨機存取記憶體陣列巨集200之上裝置層202上。舉例來說，第一部份452可設置於存取埠陣列106之至少一部份上，或可設置於存取埠陣列206之至少一部份上。 雙埠位元細胞450之一第二部份454可設置於靜態隨機存取記憶體陣列巨集100之下裝置層104上，或是可設置於靜態隨機存取記憶體陣列巨集200之下裝置層204上。舉例來說，第二部份454可設置於鎖存器陣列116之至少一部份上，或可設置於鎖存器陣列216之至少一部份上。
在一些實施例中，第一部份452包括三個通道閘電 晶體裝置，例如：三個電晶體PGA和三個電晶體PGB。在一些實施例中，前述之通道閘電晶體裝置為N型金屬氧化物半導體場效電晶體。在一些實施例中，如第5圖所示，對於每三個通道閘電晶體裝置而言，都有一個上拉電晶體和四個下拉電晶體。 在一些實施例中，前述之上拉電晶體為P型金屬氧化物半導體場效電晶體，而前述之下拉電晶體為N型金屬氧化物半導體場 效電晶體。第一部份152可以包括任意數量之通道閘電晶體裝置，而第二部份154可以包括任意數量之上拉及下拉電晶體。 例如，「通道閘電晶體裝置：上拉電晶體：下拉電晶體」之數量比例可以為「3：1：4至5」。
請參考第3、4、5圖，當前述之組態係使用於雙埠 位元細胞150或雙埠位元細胞450中時，複數個存取埠元件可設置於靜態隨機存取記憶體巨集100之上裝置層(亦可稱為一第一導電層)102上，或是設置於靜態隨機存取記憶體巨集200之上裝置層202(亦可稱為另一第一導電層)上；而鎖存元件可設置於靜態隨機存取記憶體陣列巨集100之下裝置層(亦可稱為一第二層)104上，或是可設置於靜態隨機存取記憶體陣列巨集200之下裝置層204(亦可稱為另一第二層)上。此種設計和組態有利於縮小細胞覆蓋面積，並有利於縮小整體細胞面積。例如，在一些實施例中，細胞覆蓋面積係縮小約53%，而整體細胞面積係縮小約6%。在一些實施例中，當把二維高電流雙埠細胞之細胞覆蓋與三維高電流雙埠細胞(例如：雙埠位元細胞450)之細胞覆蓋兩者作比較時，其比例約為1：0.47。
適用於雙埠位元細胞150和雙埠位元細胞450之組 態亦有利於縮小巨集覆蓋(Macro Footprint)，並有利於縮小整體巨集面積(Macro Area)。例如，在一些實施例中，巨集覆蓋係縮小約59%，而整體巨集面積係縮小約19%。在一些實施例中，前述之組態可將雙埠位元細胞450之細胞效率(Cell Efficiency)提升至75%。在一些實施例中，當把二維高電流雙埠細胞之巨集覆蓋與三維高電流雙埠細胞(例如：雙埠位元細 胞450)之巨集覆蓋兩者作比較時，其比例約為1：0.41。
由於雙埠位元細胞150和雙埠位元細胞450之組態 於上裝置層102或202上皆具有複數個埠元件，且於下裝置層104或204上皆具有複數個鎖存元件，其字元線之寄生電阻和寄生電容都會因而減少。所以，雙埠位元細胞150和雙埠位元細胞450之整體性能亦會因而改善。另一方面，藉由將前述之埠元件設置於上裝置層102或202上，以及將前述之鎖存元件設置於下裝置層104或204上，電源佈線和信號佈線將被分離至二層。 例如，在一些實施例中，靜態隨機存取記憶體陣列之一電源供應可以被佈設在適用於上拉或下拉電晶體之下裝置層104或204之內，而靜態隨機存取記憶體陣列之一信號佈線(例如：字元線WL和位元線BL)可以被佈設在適用於通道閘電晶體裝置之上裝置層102或202之內。
本發明一些實施例所描述之三維雙埠位元細胞具 有利於縮小覆蓋面積之組態及設計，當此種細胞應用於對應之靜態隨機存取記憶體陣列中時，其可改善整體細胞性能和抑制信號佈線之複雜度。舉例來說，在一些實施例中，三維雙埠位元細胞可以使得埠元件或埠零件設置於一上導電層上，並使得鎖存元件或鎖存零件設置於一下導電層上。此種組態不僅有利於減少覆蓋面積，亦有利於減少字元線之寄生電阻和寄生電容，故能改善整體細胞性能。另外，藉由將埠元件或埠零件設置於上導電層上並將鎖存元件或鎖存零件設置於下導電層上，電源佈線和信號佈線係分離並介於前述二級或二層之間。由於電源佈線和信號佈線被分離，信號佈線之複雜度，例如：信號阻隔 或信號阻塞，將會受到抑制。
在一些實施例中，在一些實施例中，本發明提供 一種三維雙埠位元細胞，包括：一第一部份，設置於一第一級上，其中該第一部份包括複數埠元件；以及一第二部份，設置於一第二級上，其中該第二級係藉由至少一貫孔來垂直地堆疊於該第一級，而該第二部份包括一鎖存器。
在一些實施例中，本發明提供一種半導體記憶體， 包括：一第一級，包括一存取埠陣列；一第二級，藉由至少一貫孔來垂直地堆疊於該第一級，其中該第二級包括一鎖存器陣列；以及至少一三維雙埠位元細胞，包括：一第一部份，設置於該存取埠陣列上，其中該第一部份包括複數埠元件；以及一第二部份，設置於該鎖存器陣列上，其中該第二部份包括一鎖存器。
在一些實施例中，本發明提供一種三維雙埠位元 細胞之使用方法，包括下列步驟：將一三維雙埠位元細胞之一第一部份設置於一第一級上，其中該第一部份包括複數埠元件；以及將該三維雙埠位元細胞之一第二部份設置於一第二級上，其中該第二級係垂直地堆疊於該第一級，而該第二部份包括一鎖存器。
在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之 精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧靜態隨機存取記憶體巨集
101、103、105‧‧‧貫孔
102‧‧‧上裝置層
104‧‧‧下裝置層
106‧‧‧存取埠陣列
108‧‧‧A埠字元線解碼器及驅動器
110‧‧‧A埠輸入輸出電路
112‧‧‧A埠控制電路
116‧‧‧鎖存器陣列
118‧‧‧B埠字元線解碼器及驅動器
120‧‧‧B埠輸入輸出電路
122‧‧‧B埠控制電路
150‧‧‧雙埠位元細胞
152‧‧‧第一部份
154‧‧‧第二部份
ADDR_A、ADDR_B‧‧‧位址信號
BL_A、BL_B‧‧‧位元線
BLB_A、BLB_B‧‧‧互補線
CLK_A、CLK_B‧‧‧時脈信號
DIN_A、DIN_B‧‧‧資料輸入信號
DOUT_A、DOUT_B‧‧‧資料輸出信號
WEB_A、WEB_B‧‧‧寫入致能信號
WL_B‧‧‧字元線

Claims (10)

  1. 一種三維雙埠位元細胞，包括：一第一部份，設置於一第一級上，其中該第一部份包括複數埠元件；以及一第二部份，設置於一第二級上，其中該第二級係藉由至少一貫孔來垂直地堆疊於該第一級，而該第二部份包括一鎖存器，其中該第一級更包括一第一控制電路和一第一埠之一第一寫入驅動器。
  2. 如申請專利範圍第1項所述之三維雙埠位元細胞，更包括：複數位元線，於該第一級之一第一導電層中沿一第一方向作延伸；以及複數字元線，皆於該第一級之一第二導電層中沿一第二方向作延伸，其中該第一方向係與該第二方向相異。
  3. 如申請專利範圍第1項所述之三維雙埠位元細胞，其中該等埠元件包括至少一第一通道閘裝置和至少一第二通道閘裝置，而該鎖存器包括至少一上拉裝置、至少一第一下拉裝置，以及至少一第二下拉裝置。
  4. 如申請專利範圍第3項所述之三維雙埠位元細胞，其中該第一通道閘裝置、該第二通道閘裝置、該第一下拉裝置，以及該第二下拉裝置各自為一N型金屬氧化物半導體場效電晶體，其中該上拉裝置為一P型金屬氧化物半導體場效電晶體，其中該鎖存器更包括至少一第三下拉裝置，其中該等埠元件更包括至少一第三通道閘裝置，而該鎖存器更包括至少一第四下拉裝置，而其中該鎖存器更包括至少一第五 下拉裝置。
  5. 一種半導體記憶體，包括：一第一級，包括一存取埠陣列；一第二級，藉由至少一貫孔來垂直地堆疊於該第一級，其中該第二級包括一鎖存器陣列；以及至少一三維雙埠位元細胞，包括：一第一部份，設置於該存取埠陣列上，其中該第一部份包括複數埠元件；以及一第二部份，設置於該鎖存器陣列上，其中該第二部份包括一鎖存器，其中該第一級更包括一第一控制電路和一第一埠之一第一寫入驅動器。
  6. 如申請專利範圍第5項所述之半導體記憶體，更包括：複數位元線，於該第一級之一第一導電層中沿一第一方向作延伸；以及複數字元線，皆於該第一級之一第二導電層中沿一第二方向作延伸，其中該第一方向係與該第二方向相異。
  7. 如申請專利範圍第5項所述之半導體記憶體，其中該等埠元件包括至少一第一通道閘裝置和至少一第二通道閘裝置，而該鎖存器包括至少一上拉裝置、至少一第一下拉裝置，以及至少一第二下拉裝置。
  8. 如申請專利範圍第7項所述之半導體記憶體，其中該第一通道閘裝置、該第二通道閘裝置、該第一下拉裝置，以及該第二下拉裝置各自為一N型金屬氧化物半導體場效電晶體，其中該上拉裝置為一P型金屬氧化物半導體場效電晶體，其 中該鎖存器更包括至少一第三下拉裝置，其中該等埠元件更包括至少一第三通道閘裝置，而該鎖存器更包括至少一第四下拉裝置，其中該第二級更包括一第二控制電路和一第二埠之一第二寫入驅動器。
  9. 一種半導體製造方法，包括下列步驟：將一三維雙埠位元細胞之一第一部份設置於一第一級上，其中該第一部份包括複數埠元件；以及將該三維雙埠位元細胞之一第二部份設置於一第二級上，其中該第二級係垂直地堆疊於該第一級，而該第二部份包括一鎖存器，並且該第一級更包括一第一控制電路和一第一埠之一第一寫入驅動器。
  10. 如申請專利範圍第9項所述之半導體製造方法，其中該等埠元件包括至少一第一通道閘裝置和至少一第二通道閘裝置，而其中該鎖存器包括至少一上拉裝置、至少一第一下拉裝置，以及至少一第二下拉裝置，而其中該半導體製造方法更包括：在該第一級之內佈設複數信號線，其中該第一級係適用於該第一通道閘裝置和該第二通道閘裝置；以及在該第二級之內佈設一電源供應，其中該第二級係適用於該上拉裝置、該第一下拉裝置，以及該第二下拉裝置。
TW103115919A 2013-09-20 2014-05-05 三維雙埠位元細胞、半導體記憶體，以及半導體製造方法 TWI536381B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/032,222 US9171849B2 (en) 2013-09-20 2013-09-20 Three dimensional dual-port bit cell and method of using same

Publications (2)

Publication Number Publication Date
TW201513115A TW201513115A (zh) 2015-04-01
TWI536381B true TWI536381B (zh) 2016-06-01

Family

ID=52690784

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103115919A TWI536381B (zh) 2013-09-20 2014-05-05 三維雙埠位元細胞、半導體記憶體，以及半導體製造方法

Country Status (2)

Country Link
US (4) US9171849B2 (zh)
TW (1) TWI536381B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524920B2 (en) * 2013-11-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of three dimensional conductive lines
US9208854B2 (en) * 2013-12-06 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional dual-port bit cell and method of assembling same
US10283171B2 (en) * 2015-03-30 2019-05-07 Taiwan Semicondutor Manufacturing Company, Ltd. Stacked die semiconductor device with separate bit line and bit line bar interconnect structures
US9871020B1 (en) * 2016-07-14 2018-01-16 Globalfoundries Inc. Through silicon via sharing in a 3D integrated circuit
US10903360B1 (en) 2020-01-13 2021-01-26 International Business Machines Corporation Vertically integrated memory cells with complementary pass transistor selectors
US11532353B2 (en) 2021-01-29 2022-12-20 Arm Limited Circuitry apportioning of an integrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7525868B2 (en) * 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
US20080291767A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
KR101398634B1 (ko) * 2008-07-11 2014-05-22 삼성전자주식회사 배선 구조체 및 이를 채택하는 전자 소자
US8315084B2 (en) 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell
US8981492B2 (en) * 2013-06-26 2015-03-17 Globalfoundries Inc. Methods of forming an e-fuse for an integrated circuit product and the resulting integrated circuit product
US9076552B2 (en) * 2013-07-08 2015-07-07 Globalfoundries Inc. Device including a dual port static random access memory cell and method for the formation thereof

Also Published As

Publication number Publication date
TW201513115A (zh) 2015-04-01
US9905292B2 (en) 2018-02-27
US10163497B2 (en) 2018-12-25
US9171849B2 (en) 2015-10-27
US20160027501A1 (en) 2016-01-28
US20170148507A1 (en) 2017-05-25
US20150085556A1 (en) 2015-03-26
US9576645B2 (en) 2017-02-21
US20180190345A1 (en) 2018-07-05

Similar Documents

Publication Publication Date Title
US9208854B2 (en) Three dimensional dual-port bit cell and method of assembling same
US11676654B2 (en) SRAM structure with reduced capacitance and resistance
US10147729B2 (en) Structures, devices and methods for memory devices
US10381070B2 (en) Integrated circuit
KR101547445B1 (ko) Ｓｒａｍ 셀과 어레이
KR101643447B1 (ko) 듀얼 포트 ｓｒａｍ 시스템
TWI536381B (zh) 三維雙埠位元細胞、半導體記憶體，以及半導體製造方法
CN103310833B (zh) 半导体存储器及其制造方法
US8710592B2 (en) SRAM cells using shared gate electrode configuration
KR101491193B1 (ko) Ｓｒａｍ 워드라인 커플링 노이즈 제한
TW201818509A (zh) 記憶體裝置
US9768179B1 (en) Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits
US10453522B2 (en) SRAM with stacked bit cells
US8072833B2 (en) Semiconductor memory device
US20200058651A1 (en) Semiconductor structure
US8717798B2 (en) Layout for semiconductor memories
US10727237B2 (en) Semiconductor structure