TWI534441B - 測試方法 - Google Patents

測試方法 Download PDF

Info

Publication number
TWI534441B
TWI534441B TW104106345A TW104106345A TWI534441B TW I534441 B TWI534441 B TW I534441B TW 104106345 A TW104106345 A TW 104106345A TW 104106345 A TW104106345 A TW 104106345A TW I534441 B TWI534441 B TW I534441B
Authority
TW
Taiwan
Prior art keywords
lead frame
controller
wafer
units
pins
Prior art date
Application number
TW104106345A
Other languages
English (en)
Other versions
TW201623989A (zh
Inventor
余政達
Original Assignee
震揚集成科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 震揚集成科技股份有限公司 filed Critical 震揚集成科技股份有限公司
Priority to CN201510988948.7A priority Critical patent/CN105742199B/zh
Priority to US14/979,508 priority patent/US10031179B2/en
Application granted granted Critical
Publication of TWI534441B publication Critical patent/TWI534441B/zh
Publication of TW201623989A publication Critical patent/TW201623989A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Wire Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

測試方法
本發明是有關於一種測試方法，且特別是有關於一種對導線架進行電性測試的測試方法。
在半導體產業中，積體電路(integrated circuits，IC)的生產主要可分為三個階段：積體電路的設計(IC design)、積體電路的製作(IC process)及積體電路的封裝(IC package)。在積體電路的製作中，晶粒(die)是經由晶圓(wafer)製作、形成積體電路、電性測試(electrical testing)以及切割晶圓(wafer sawing)等步驟而完成。
一般而言，在半導體製程的不同階段都需要進行電性測試，以確保每一個晶粒電性功能正常，以於進行後續晶片分離與封裝製程時，與導線架共同形成適合的積體電路。
然而，當積體電路在設計時，其用以搭載晶粒的導線架亦可能具有不同的電性特性。在此種情況下，若隨機將篩選出的晶粒接合在導線架上時，可能會影響後續製程的良率。
本發明提供一種測試方法，能根據導線架的電性特性，對導線架進行分級。
本發明的測試方法包括下列步驟。提供一導線架，導線架包括一框體以及多個透過框體而彼此相連且呈陣列排列的導線架單元。各導線架單元包括至少一與框體連接的第一引腳以及多個第二引腳，且這些第二引腳彼此相連。令多個控制器與這些導線架單元接合，並使各控制器分別與對應的導線架單元電性連接。於導線架上形成多個與這些導線架單元對應的第一封裝體，這些第一封裝體包覆這些控制器以及這些導線架單元，各第一封裝體分別具有一開口以暴露出對應導線架單元的部份區域。令框體與這些第二引腳電性分離。對搭載有控制器的各導線架單元進行一第一電性測試。
在本發明的一實施例中，上述的測試方法更包括根據第一電性測試的結果，對搭載有控制器的這些導線架單元進行分級。
在本發明的一實施例中，上述令各導線架單元中的這些第二引腳電性分離的方法包括裁切各導線架單元中的這些第二引腳，以使彼此相連的這些第二引腳分離。
在本發明的一實施例中，上述的測試方法更包括下列步驟。令多個晶片與這些開口所暴露出的這些導線架單元接合。使各晶片分別與對應的導線架單元電性連接。對搭載有控制器與晶片的各導線架單元進行一第二電性測試。
在本發明的一實施例中，上述的測試方法更包括根據第二電性測試的結果，對搭載有控制器與晶片的各導線架單元進行分級。
在本發明的一實施例中，上述的測試方法更包括下列步驟。令多個晶片與這些開口所暴露出的這些導線架單元接合。使各晶片分別與對應的導線架單元電性連接。於各開口中形成一第二封裝體，以包覆晶片。對搭載有控制器與晶片的各導線架單元進行一第二電性測試。
在本發明的一實施例中，上述的測試方法更包括根據第二電性測試的結果，對搭載有控制器與晶片的各導線架單元進行分級。
基於上述，本發明的實施例的測試方法可在封裝過程中先對搭載有控制器的各導線架單元進行電性測試，並且根據電性測試的結果，對搭載有控制器的導線架單元進行分級。如此，導線架中搭載有控制器的各導線架單元的電性特性將能被適當的評估與分選，且可視實際需求來搭配適合的晶片，以提昇後續製程的良率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧導線架
110‧‧‧框體
120‧‧‧導線架單元
121‧‧‧第一引腳
122‧‧‧第二引腳
130‧‧‧控制器
140‧‧‧第一封裝體
150‧‧‧晶片
760‧‧‧散熱片
OP‧‧‧開口
WB‧‧‧焊線
DP‧‧‧接墊
S110、S120、S130、S140、S150、S160、S170、S180‧‧‧步驟
圖1是本發明一實施例的測試方法的流程圖。
圖2A至圖2B是搭載有控制器的導線架的製作流程示意圖。
圖3是搭載有控制器的導線架單元的側視示意圖。
圖4是本發明一實施例的一種測試方法的部份流程圖。
圖5A至圖5C是搭載有控制器與晶片的不同導線架單元的剖面示意圖。
圖6是本發明一實施例的另一種導線架的上視示意圖。
圖7A至圖7D是搭載有控制器與晶片的不同導線架單元的示意圖。
圖1是本發明一實施例的測試方法的流程圖。圖2A至圖2B是搭載有控制器的導線架的製作流程示意圖。圖3是搭載有控制器的導線架單元的側視示意圖。請參照圖1與圖2A，首先，執行步驟S110，提供一導線架100。具體而言，在本實施例中，如圖2A所示，導線架100包括一框體110以及多個透過框體110而彼此相連且呈陣列排列的導線架單元120。各導線架單元120包括至少一與框體110連接的第一引腳121以及多個第二引腳122，且這些第二引腳122彼此相連。
接著，如圖1及圖2A所示，執行步驟S120，令多個控制器130與這些導線架單元120接合，並使各控制器130分別與對應的導線架單元120電性連接。舉例而言，如圖3所示，在本 實施例中，可藉由進行打線製程以形成多條焊線WB，其中控制器130透過焊線WB與至少部份的第二引腳122電性連接。詳細而言，形成焊線WB的方法例如是先將焊線WB的一端焊接於導線架100上，隨後透過打線機台牽引線材至控制器130上方，接著再將焊線WB的另一端焊接於控制器130上。由於上述方式所形成的焊線WB的高度僅略大於控制器130的厚度，因此，後續所形成的第一封裝體140無須太厚。
接著，執行步驟S130，於導線架100上形成多個與導線架單元120對應的第一封裝體140。如圖2A所示，這些第一封裝體140包覆控制器130以及導線架單元120，各第一封裝體140分別具有一開口OP以暴露出對應導線架單元120的部份區域。進一步而言，在本實施例中，第一封裝體140包覆住各第二引腳122的部份區域。
接著，請參照圖1及圖2B，執行步驟S140，令框體110與這些第二引腳122電性分離。舉例而言，在本實施例中，可經由裁切(例如機械切割或雷射切割等)各導線架單元120中的第二引腳122的方式，使彼此相連的第二引腳122分離。此時，如圖2B所示，由於導線架單元120的第二引腳122彼此分離，且第二引腳122未與框體110連接，因此第二引腳122與框體110之間的相對位置僅藉由第一封裝體140而維持。換言之，第二引腳122是浮置於第一封裝體140中，且未與框體110連接。由於此時的第二引腳122是彼此電性分離，故可對搭載有控制器130的各 導線架單元120進行第一電性測試(如圖1所示的步驟S150)，進而可對搭載有控制器130的這些導線架單元120進行分級。
舉例而言，在本實施例中，可對搭載有控制器130的各導線架單元120施予適當的電壓及/或電流，並記錄其第一電性測試的結果。之後，本實施例可根據第一電性測試的結果，對搭載有控制器130的導線架單元120進行分級。如此，導線架100的各導線架單元120的電性特性將能被適當地評估與分選，而可視實際需求來搭配適合的晶片150，以提昇後續製程的良率。
以下將搭配圖4以及圖5A至圖5C，針對如何使晶片150與各導線架單元120接合的方法進行進一步解說。
圖4是本發明另一實施例的測試方法的流程圖。圖5A至圖5C是本發明一實施例的搭載有控制器與晶片的不同導線架單元的剖面示意圖。請參照圖4，本實施例的測試方法與圖1的測試方法類似，而兩者的差異如下所述。請參照圖4，執行圖4所示的步驟S110至步驟S150的方法與圖1的測試方法相同，故於此不再贅述。接著，在對搭載有控制器130的導線架單元120進行分級後，執行步驟S160，令多個晶片150與這些開口OP所暴露出的這些導線架單元120接合。此時，晶片150便可透過導線架單元120而與控制器130電性連接。舉例而言，在本實施例中，晶片150可以是發光二極體晶片(LED chip)、光二極體晶片(photo-diode chip)或其他可被控制器130所控制及驅動的晶片，然本發明不以此為限。
並且執行步驟S170，使各晶片150分別與對應的導線架單元120電性連接。具體而言，如圖5A所示，控制器130可透過焊線WB與第二引腳122電性連接，而晶片150亦可透過焊線WB與第一引腳121以及第二引腳122電性連接。在圖5C的實施例中，控制器130則是透過焊線WB與第二引腳122電性連接，而晶片150則可透過焊線WB與第一引腳121以及第二引腳122電性連接。舉例而言，在圖5A與圖5C的實施例中，控制器130能適於通以直流電壓，其能承載的電壓值約為15伏特。應注意的是，此處的數值範圍皆僅是做為例示說明之用，其並非用以限定本發明。
此外，在圖5A與圖5C的實施例中，各導線架單元120上的晶片150數量以一個為例示，但本發明不以此為限。在圖5B的實施例中，各導線架單元120上的晶片150數量可為多個，而控制器130的數量亦可為多個(在圖5B中則以繪示兩個為例示)，其中控制器130可透過焊線WB與第二引腳122電性連接，而晶片150則是透過焊線WB與第一引腳121以及第二引腳122電性連接。此外，在本實施例中，更可選擇性地於各開口OP中形成一第二封裝體(未繪示)，以包覆晶片150。並且，如圖5A至圖5C所示，第一引腳121以及第二引腳122已經由裁切(例如機械切割或雷射切割等)而未與框體110連接。由於此時的第一引腳121與第二引腳122是彼此電性分離，故可對搭載有控制器130與晶片150的各導線架單元120進行電性測試，進而進行分級。
進一步而言，請再次參照圖4，執行步驟S180，對搭載有控制器130與晶片150的各導線架單元120進行一第二電性測試。舉例而言，在本實施例中，可對搭載有控制器130的各導線架單元120施予適當的電壓及/或電流，並記錄其第二電性測試的結果，並且根據第二電性測試的結果，對搭載有控制器130與晶片150的導線架單元120進行分級。
此外，在本實施例中，亦可透過選擇不同種類的控制器130，而可選擇性地連接外部電阻，並且搭配不同的線路設計，藉以調整輸出電流的大小，以達到調整晶片150的光輸出。舉例而言，在圖5A與圖5B的實施例中，控制器130能在通以定電壓的情況，輸出定電流。另一方面，在圖5C的實施例中，則可對控制器130施予適當的電壓及/或電流，藉由與外部電阻相連的第二引腳122調整輸出電流的大小。如此，搭載有控制器130與晶片150的各導線架單元120的電性特性將能被適當地評估與分選，而可視實際需求來做適當的應用。
此外，值得注意的是，在前述的實施例中，控制器130雖以透過焊線WB與至少部份第二引腳122電性連接為例示，但本發明不以此為限。在另一未繪示的實施例中，控制器130亦可透過多個凸塊與至少部份第二引腳122以及晶片150電性連接，而可形成覆晶式的發光二極體封裝結構。舉例而言，凸塊可配置於控制器130與第二引腳122上，且晶片150則可透過焊接的方式與凸塊連接，進而可使晶片150、控制器130以及第二引腳122 電性連接。
圖6是本發明一實施例的另一種導線架的上視示意圖。請參照圖1、圖4、圖6，本實施例所形成的導線架600與圖5A至圖5C所形成的導線架100類似，可藉以實施圖1與圖4的測試方法，而兩者的差異如下所述。
具體而言，請參照圖1與圖6，首先，執行步驟S110，提供導線架600。接著，執行步驟S620，令多個控制器130與這些導線架單元620接合，並使各控制器130分別透過焊線WB與對應的導線架單元620電性連接。並且，執行步驟S130，於導線架600上形成多個與導線架單元620對應的第一封裝體140。
進一步而言，如圖6所示，在本實施例中，由於導線架單元620的第二引腳622彼此亦是電性分離的狀態，因此將可執行圖1所示的步驟S150，對搭載有控制器130的各導線架單元620進行第一電性測試，而可對搭載有控制器130的這些導線架單元620進行分級。
舉例而言，在本實施例中，可對搭載有控制器130的各導線架單元620施予適當的電壓及/或電流，並記錄其第一電性測試的結果。並且根據第一電性測試的結果，對搭載有控制器130的導線架單元620進行分級。如此，導線架600的各導線架單元620的電性特性亦將能被適當地評估與分選，而可視實際需求來搭配適合的晶片150，以提昇後續製程的良率。
接著，如圖4及圖6所示，執行步驟S160，令多個晶片 150與這些開口OP所暴露出的這些導線架單元620接合，並且執行步驟S170，使各晶片150分別與對應的導線架單元620電性連接。
進一步而言。如圖6所示，在本實施例中，導線架600的第二引腳622自第一封裝體140內延伸至第一封裝體140外，以被開口OP暴露。如此，將可使導線架600搭配不同的線路設計，以適用於不同種類的控制器130。以下將搭配圖7A至圖7D，進行進一步地說明。
圖7A至圖7D是搭載有控制器與晶片的不同導線架單元的示意圖。具體而言，如圖7A以及圖7B所示，控制器130可透過焊線WB與第二引腳622電性連接，而晶片150亦可透過焊線WB與第二引腳622電性連接。舉例而言，在圖7A與圖7B的實施例中，控制器130能適於用以輸入直流電壓，且其能承載較寬的電壓範圍(例如能大於40伏特)。應注意的是，此處的數值範圍皆僅是做為例示說明之用，其並非用以限定本發明。
另一方面，在圖7A與圖7B的實施例中，各導線架單元620上的晶片150數量以一個為例示，但本發明不以此為限。如圖7C至圖7D所示，各導線架單元620上的晶片150數量可為多個，而控制器130的數量亦可為多個(在圖7C與圖7D中則以繪示兩個為例示)，其中控制器130可透過焊線WB與第二引腳622電性連接，而晶片150則是透過焊線WB與第二引腳622電性連接。舉例而言，在圖7C至圖7D的實施例中，控制器130能適於用以 輸入交流電壓，其能承載的最大電壓值約為40伏特。或是，控制器130亦可採用適於能承載較寬的電壓範圍(例如其能承載的最大電壓範圍約介於12伏特與72伏特之間)的控制器。應注意的是，此處的數值範圍皆僅是做為例示說明之用，其並非用以限定本發明。
此外，在圖7A與圖7C的實施例中，控制器130能在通以定電壓的情況，輸出定電流。而在圖7B與圖7D的實施例中，則可對控制器130施予適當的電壓及/或電流，藉由與外部電阻相連的接墊DP調整輸出電流的大小。
進一步而言，請再次參照圖4，在本實施例中，亦可對圖7A至圖7D的實施例中，搭載有控制器130與晶片150的各導線架單元620進行第二電性測試(即執行步驟S180)。如此，搭載有控制器130與晶片150的各導線架單元620的電性特性將能被適當地評估與分選，而可視實際需求來做適當的應用。
此外，在圖7A至圖7D的實施例中，各導線架單元120更包括一散熱片760，其中第一封裝體140包覆散熱片760，且散熱片760被第一封裝體140的開口OP暴露，而晶片150設置在散熱片760上。如此，則可將晶片150運作時的熱高效率地傳導出去，以抑制晶片150的溫度上升。
綜上所述，本發明的實施例的測試方法可在封裝過程中先對搭載有控制器的各導線架單元進行電性測試，並且根據電性測試的結果，對搭載有控制器的導線架單元進行分級。如此，導 線架中搭載有控制器的各導線架單元的電性特性將能被適當地評估與分選，而可視實際需求來搭配適合的晶片，以提昇後續製程的良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S110、S120、S130、S140、S150‧‧‧步驟

Claims (7)

  1. 一種測試方法，包括：提供一導線架，該導線架包括一框體以及多個透過該框體而彼此相連且呈陣列排列的導線架單元，各該導線架單元包括至少一與該框體連接的第一引腳以及多個第二引腳，且該些第二引腳彼此相連；令多個控制器與該些導線架單元接合，並使各該控制器分別與對應的導線架單元電性連接；於該導線架上形成多個與該些導線架單元對應的第一封裝體，該些第一封裝體包覆該些控制器以及該些導線架單元，各該第一封裝體分別具有一開口以暴露出對應導線架單元的部份區域；令該框體與該些第二引腳電性分離；以及對搭載有該控制器的各該導線架單元進行一第一電性測試。
  2. 如申請專利範圍第1項所述的測試方法，更包括：根據該第一電性測試的結果，對搭載有控制器的該些導線架單元進行分級。
  3. 如申請專利範圍第1項所述的測試方法，其中令各該導線架單元中的該些第二引腳電性分離的方法包括：裁切各該導線架單元中的該些第二引腳，以使彼此相連的該些第二引腳分離。
  4. 如申請專利範圍第1項所述的測試方法，更包括： 令多個晶片與該些開口所暴露出的該些導線架單元接合；使各該晶片分別與對應的導線架單元電性連接；以及對搭載有該控制器與該晶片的各該導線架單元進行一第二電性測試。
  5. 如申請專利範圍第4項所述的測試方法，更包括：根據該第二電性測試的結果，對搭載有該控制器與該晶片的各該導線架單元進行分級。
  6. 如申請專利範圍第1項所述的測試方法，更包括：令多個晶片與該些開口所暴露出的該些導線架單元接合；使各該晶片分別與對應的導線架單元電性連接；於各該開口中形成一第二封裝體，以包覆該晶片；以及對搭載有該控制器與該晶片的各該導線架單元進行一第二電性測試。
  7. 如申請專利範圍第6項所述的測試方法，更包括：根據該第二電性測試的結果，對搭載有該控制器與該晶片的各該導線架單元進行分級。
TW104106345A 2014-12-30 2015-02-26 測試方法 TWI534441B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510988948.7A CN105742199B (zh) 2014-12-30 2015-12-24 导线架单元的电性测试方法
US14/979,508 US10031179B2 (en) 2014-12-30 2015-12-27 Testing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201462098314P 2014-12-30 2014-12-30

Publications (2)

Publication Number Publication Date
TWI534441B true TWI534441B (zh) 2016-05-21
TW201623989A TW201623989A (zh) 2016-07-01

Family

ID=54852788

Family Applications (3)

Application Number Title Priority Date Filing Date
TW104203031U TWM510542U (zh) 2014-12-30 2015-02-26 承載器陣列以及發光二極體封裝結構
TW104106341A TWI571996B (zh) 2014-12-30 2015-02-26 承載器陣列以及發光二極體封裝結構
TW104106345A TWI534441B (zh) 2014-12-30 2015-02-26 測試方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW104203031U TWM510542U (zh) 2014-12-30 2015-02-26 承載器陣列以及發光二極體封裝結構
TW104106341A TWI571996B (zh) 2014-12-30 2015-02-26 承載器陣列以及發光二極體封裝結構

Country Status (1)

Country Link
TW (3) TWM510542U (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI381549B (zh) * 2008-04-28 2013-01-01 Lextar Electronics Corp 發光二極體封裝
TWI488341B (zh) * 2012-04-11 2015-06-11 Lite On Electronics Guangzhou 連板料片、發光二極體封裝品及發光二極體燈條

Also Published As

Publication number Publication date
TWM510542U (zh) 2015-10-11
TW201624657A (zh) 2016-07-01
TW201623989A (zh) 2016-07-01
TWI571996B (zh) 2017-02-21

Similar Documents

Publication Publication Date Title
CN104103603B (zh) 半导体装置以及半导体模块
US20130256865A1 (en) Semiconductor module
JP6028298B2 (ja) 半導体ダイ上にフィーチャをめっきするためのヒューズバス
US20160148877A1 (en) Qfn package with improved contact pins
US9082644B2 (en) Method of manufacturing and testing a chip package
TW201541600A (zh) 三維積體電路封裝體
US20170005030A1 (en) Flat No-Leads Package With Improved Contact Pins
CN107301956B (zh) 晶片封装制程
US8994397B2 (en) Thermal pad shorts test for wire bonded strip testing
US7244633B1 (en) Chip carrier substrate with a land grid array and external bond terminals
US9613940B2 (en) Carrier array and light emitting diode package
TWI534441B (zh) 測試方法
US10031179B2 (en) Testing method
WO2019143651A1 (en) Lead frame die paddle with a plated area
TWI553777B (zh) Manufacturing method of semiconductor device
KR102573092B1 (ko) 다이 본딩 방법
JP6700087B2 (ja) 半導体装置および半導体装置の製造方法
US20070152348A1 (en) Array circuit substrate and wire bonding process using the same
TWM547759U (zh) 承載器陣列、發光二極體結構以及發光二極體結構的封裝體
TW201330193A (zh) 半導體封裝件及其製造方法
JP2007165573A (ja) ウエハレベルチップサイズパッケージの製造方法
JP2014049682A (ja) 半導体装置の製造方法
JP2006222109A (ja) マルチチップモジュール
JP2006049637A (ja) 半導体装置およびその製造方法
JP2005072252A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees