TWI529898B - 半導體封裝件及其製法 - Google Patents

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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件及其製法，尤指一種降低製作成本之半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則逐漸邁入高性能、高功能、高速度化的研發方向。為了符合多功能之需求，電子產品中之各式電子元件須進行整合，且亦必須符合微小化之需求，遂發展出堆疊封裝結構(package on package,POP)之技術。
如第1圖所示，習知堆疊封裝結構1係由至少二半導體封裝件1a,1b堆疊而成，該半導體封裝件1a包括：一封裝基板10、設於該封裝基板10上且打線(wire bonding)電性連接該封裝基板10之半導體晶片13、包覆該半導體晶片13之封裝膠體14、以及設於該封裝基板10上以連接另一半導體封裝件1b之凸塊17a，其中，於該封裝基板10下方亦藉由銲球17b接置其他電子裝置或封裝件。
隨著半導體製程越來越先進，半導體晶片13上之各個I/O接點之間距越來越小，對應的封裝基板10上之線路之間距亦越來越小。
然而，習知堆疊封裝結構1中，該封裝基板10之主要材質為高分子化合物，如BT(bismaleimide triazine)樹脂，因而受限於製程能力，使該封裝基板10無法應用於晶片I/O接點間距小於50μm之產品；此外，傳統生產該基板需大版面之含BT樹脂之銅箔基板進行製作，線路積集度不高，導致該封裝基板10之切單數量不多，故基板產品、封裝結構及堆疊封裝結構1之單位時間內產量(unit per hour,UPH)不高，以致於製造成本無法降低，造成封裝堆疊技術之發展瓶頸。
再者，半導體晶片13係以金線11電性連接該封裝基板10之打線墊100，因而各該打線墊100之間需具有一定的距離，若各打線墊100之間的距離過小，將不利於進行打線製程，且容易造成金線11相接觸而短路。
又，為了配合各打線墊100之間需具有一定的距離，使該封裝基板10需具有一定的版面面積，因而無法縮小該封裝基板10之體積，導致無法滿足微小化之需求。
因此，如何克服習知技術之種種問題，實為一重要課題。
為克服習知技術之種種問題，本發明係提供一種半導體封裝件，係包括：含矽基板，係具有相對之第一表面及第二表面，且該含矽基板之第一及第二表面上分別具有第一及第二線路層，又該含矽基板中具有導電穿孔以電性連接該第一及第二線路層；半導體元件，係設於該含矽基板之第一表面上，且電性連接該第一線路層；絕緣材，係形成於該含矽基板之第一表面上，以包覆該半導體元件；第三線路層，係形成於該絕緣材上；以及導電盲孔，係形成於該絕緣材中，以電性連接該第一及第三線路層。
本發明復提供一種半導體封裝件之製法，係包括：提供一具有相對之第一表面及第二表面之含矽基板，且該含矽基板之第一及第二表面上分別具有第一及第二線路層，又該含矽基板中具有導電穿孔以電性連接該第一及第二線路層；結合半導體元件於該含矽基板之第一表面上，且該半導體元件電性連接該第一線路層；形成絕緣材於該含矽基板之第一表面上，以包覆該半導體元件；以及形成第三線路層於該絕緣材上，且形成導電盲孔於該絕緣材中以電性連接該第一及第三線路層。
前述之製法中，該導電盲孔之製程可包括：先藉由雷射或曝光顯影之圖案化方式形成盲孔於該絕緣材中，再形成金屬材於該盲孔中。
前述之半導體封裝件及其製法中，該含矽基板係為玻璃基板、矽基板或晶圓(切單後可為晶片)。
前述之半導體封裝件及其製法中，該第一線路層可具有第一電性連接墊，以電性連接該半導體元件。
前述之半導體封裝件及其製法中，復可於該含矽基板之第二表面上接置承載件，且令該第二線路層可具有第二電性連接墊，以藉之電性連接該承載件。
前述之半導體封裝件及其製法中，該半導體元件可具有接觸墊，以電性結合至該第一線路層上。
前述之半導體封裝件及其製法中，該絕緣材係為乾膜或封裝膠體。
前述之半導體封裝件及其製法中，該第三線路層可具有第三電性連接墊，以電性連接電子裝置。
另外，前述之半導體封裝件及其製法中，可形成防銲層於該絕緣材、第三線路層、含矽基板及第二線路層上，並可具有複數開口，以外露該第二及第三電性連接墊。
由上可知，本發明半導體封裝件及其製法，主要係使用具導電穿孔之含矽基板承載該半導體元件，以藉由該導電穿孔，令該含矽基板可應用於半導體元件之I/O接點間距小於50μm之產品，且後續切單製程中，相較於習知技術之BT樹脂基板，可大幅增加本發明之含矽基板之切單數量，因而可提升該半導體封裝件及堆疊封裝結構之單位時間內產量(UPH)，以降低製造成本。
再者，藉由該含矽基板中之導電穿孔與該絕緣材中之導電盲孔作為導電路徑，使該半導體元件可以覆晶方式電性連接該第一線路層，因而無需進行打線製程，故相較於習知技術，本發明可增加該第一、第二及第三線路層之佈線密度而提昇功能性及電性傳輸速率，且該導電穿孔或導電盲孔不會發生短路。
又，利用絕緣材上之空間形成第三線路層，可依需求縮小該含矽基板的版面面積(如一般常見之8吋、12吋晶圓)，因而可使整體結構之體積縮小，以達到微小化之目的。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2F圖，係為本發明之半導體封裝件3之製法。
如第2A圖所示，提供一具有相對之第一表面30a及第二表面30b之含矽基板30，且該含矽基板30之第一及第二表面30a,30b上分別具有一第一及第二線路層31,32。
於本實施例中，該含矽基板30中具有複數導電穿孔300以電性連接該第一及第二線路層31,32，又該第一及第二線路層31,32分別具有第一及第二電性連接墊310,320。
再者，該含矽基板30係為玻璃基板之版面(panel)、矽基板之版面或晶圓。
如第2B圖所示，結合至少一半導體元件33於該含矽基板30之第一表面30a上，且該半導體元件33電性連接該第一線路層31之第一電性連接墊310。
於本實施例中，該半導體元件33係具有複數接觸墊330以電性結合至該第一電性連接墊310上。
再者，該半導體元件33可為晶片型之主動元件或被動元件，但並無特別限制。
如第2C圖所示，形成絕緣材34於該含矽基板30之第一表面30a與該第一線路層31上，以包覆該半導體元件33。其中，該絕緣材34係為乾膜或封裝膠體。
如第2D圖所示，藉由雷射或圖案化曝光顯影之方式形成複數盲孔340於該絕緣材34中。
如第2E圖所示，經圖案化製程，電鍍形成一第三線路層35於該絕緣材34上，且於該盲孔340中一併電鍍形成金屬材以作為導電盲孔36，以藉該導電盲孔36電性連接該第一及第三線路層31,35，俾形成半導體封裝件3，且該第一、第二及第三線路層31,32,35係構成扇出(fan out)線路型式。
於本實施例中，該第三線路層35具有複數第三電性連接墊350。
如第2F圖所示，形成第一防銲層38a於該絕緣材34及該第三線路層35上，且形成第二防銲層38b於該含矽基板30之第二表面30b及該第二線路層32上，並該第一與第二防銲層38a,38b具有複數開口380，以令該第二及第三電性連接墊320,350分別對應外露於各該開口380。
如第2G圖所示，經切單後，堆疊一電子裝置3b於該絕緣材34上之第一防銲層38a上，且該電子裝置3b藉由導電元件37b電性連接該第三電性連接墊350。
於本實施例中，該半導體封裝件3與電子裝置3b之結構相同。於其他實施例中，該電子裝置3b之結構可不同於該半導體封裝件3。因此，該電子裝置3b之結構並無特別限制。
再者，復可於該含矽基板30之第二表面30b設置於一承載件(圖略)，且該第二線路層32之第二電性連接墊320藉由導電元件37a電性連接該承載件。其中，該承載件可為電路板或另一半導體封裝件，且該另一半導體封裝件之結構可與該第一半導體封裝件相同或不相同，並無特別限制。又所述之導電元件37a,37b係為銲錫材料或銲針。
本發明之半導體封裝件3之製法，係使用含矽基板30承載該半導體元件33，以藉由該導電穿孔300，令該含矽基板30可應用於半導體元件33之接觸墊330間距小於50 μm之產品；此外，使用含矽基材之版面於後續切單製程中，相較於習知技術之BT樹脂基板，可大幅增加本發明之含矽基板30之切單數量，因而可提升本發明半導體封裝件3之單位時間內之產量產量(UPH)，以降低製造成本。
再者，藉由該導電穿孔300與導電盲孔36作為導電路徑，使該半導體元件33可以覆晶方式電性連接該第一線路層31，因而無需進行打線製程，故可增加該第一、第二及第三線路層31,32,35之佈線密度而提昇功能性及電性傳輸速率，且該導電穿孔或導電盲孔不會發生短路。
又，利用絕緣材34上之空間形成第三線路層35，可依需求縮小該含矽基板30的版面面積，因而可使整體結構之體積縮小，以達到微小化之目的。
另外，經切割該半導體封裝件3後，本發明復提供一種半導體封裝件3a，係包括：具有相對之第一表面30a及第二表面30b之含矽基板30’、設於該含矽基板30’之第一表面30a上之半導體元件33、形成於該含矽基板30’之第一表面30a上以包覆該半導體元件33之絕緣材34。
所述之含矽基板30’係為玻璃基板、矽基板或晶片，其第一及第二表面30a,30b上分別具有第一及第二線路層31,32，且該含矽基板30’中具有導電穿孔300以電性連接該第一及第二線路層31,32。又該第一線路層31具有第一電性連接墊310，以藉之電性連接該半導體元件33，且該第二線路層32具有第二電性連接墊320，以藉之電性連接設於該含矽基板30’之第二表面30b上之承載件(圖略)。
所述之半導體元件33係具有接觸墊330以電性結合至該第一電性連接墊310上。
所述之絕緣材34上具有第三線路層35，且位於該絕緣材34中具有導電盲孔36，以電性連接該第一及第三線路層31,35，並且該第一、第二及第三線路層31,32,35係構成扇出線路型式。
所述之半導體封裝件3a復包括：形成於該絕緣材34及該第三線路層35上之第一防銲層38a、形成於該含矽基板30之第二表面30b及該第二線路層32上之第二防銲層38b，並該第一與第二防銲層38a,38b具有複數開口380，以令該第二及第三電性連接墊320,350分別對應外露於各該開口380。
綜上所述，本發明半導體封裝件及其製法，係使用具有導電穿孔之含矽基板承載該半導體元件，以令該含矽基板可應用於半導體元件之接觸墊間距小於50μm之產品，且提升半導體封裝件之單位時間內產量以降低製造成本，並增加佈線密度而提昇功能性及電性傳輸速率，又因有效利用空間而使整體結構之體積縮小，以達到微小化之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1．．．堆疊封裝結構
1a．．．半導體封裝件
1b．．．半導體封裝件
10．．．封裝基板
100．．．打線墊
11．．．金線
13．．．半導體晶片
14．．．封裝膠體
17a．．．凸塊
17b．．．銲球
3,3a．．．半導體封裝件
3b．．．電子裝置
30,30’．．．含矽基板
30a．．．第一表面
30b．．．第二表面
300．．．導電穿孔
31．．．第一線路層
310．．．第一電性連接墊
32．．．第二線路層
320．．．第二電性連接墊
33．．．半導體元件
330．．．接觸墊
34．．．絕緣材
340．．．盲孔
35．．．第三線路層
350．．．第三電性連接墊
36．．．導電盲孔
37a,37b．．．導電元件
38a．．．第一防銲層
38b．．．第二防銲層
380．．．開口
第1係為習知堆疊封裝結構之剖面示意圖；以及
第2A至2G圖係為本發明半導體封裝件之製法之剖面示意圖。
3．．．半導體封裝件
30．．．含矽基板
30a．．．第一表面
30b．．．第二表面
300．．．導電穿孔
31．．．第一線路層
32．．．第二線路層
33．．．半導體元件
34．．．絕緣材
340．．．盲孔
35．．．第三線路層
350．．．第三電性連接墊
36．．．導電盲孔

Claims (18)

  1. 一種半導體封裝件，係包括：含矽基板，係具有相對之第一表面及第二表面，且該含矽基板之第一及第二表面上分別具有第一及第二線路層，又該含矽基板中具有導電穿孔以電性連接該第一及第二線路層；半導體元件，係設於該含矽基板之第一表面上方，且該半導體元件係具有複數接觸墊，該些接觸墊接觸並結合至該第一線路層上，使該半導體元件電性連接該第一線路層，且該些接觸墊位於該含矽基板之第一表面上方；絕緣材，係形成於該含矽基板之第一表面上，以包覆該半導體元件；第三線路層，係形成於該絕緣材上；以及導電盲孔，係形成於該絕緣材中，以電性連接該第一及第三線路層。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該含矽基板係為玻璃基板、矽基板或晶片。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一線路層具有第一電性連接墊，以電性連接該半導體元件。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該含矽基板之第二表面係用以接置承載件，且該第二線路層電性連接該承載件。
  5. 如申請專利範圍第4項所述之半導體封裝件，其中，該第二線路層具有第二電性連接墊，以藉之電性連接該承載件。
  6. 如申請專利範圍第5項所述之半導體封裝件，復包括防銲層，係形成於該含矽基板及該第二線路層上，並具有複數開口，以令該第二電性連接墊外露於該開口。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，該第三線路層具有第三電性連接墊，以電性連接電子裝置。
  8. 如申請專利範圍第7項所述之半導體封裝件，復包括防銲層，係形成於該絕緣材及該第三線路層上，並具有複數開口，以令該第三電性連接墊外露於該開口。
  9. 如申請專利範圍第1項所述之半導體封裝件，其中，該絕緣材係為乾膜或封裝膠體。
  10. 一種半導體封裝件之製法，係包括：提供一具有相對之第一表面及第二表面之含矽基板，且該含矽基板之第一及第二表面上分別具有第一及第二線路層，又該含矽基板中具有導電穿孔以電性連接該第一及第二線路層；結合半導體元件於該含矽基板之第一表面上方，且該半導體元件係具有接觸墊，以令該些接觸墊接觸並結合至該第一線路層上，使該半導體元件電性連接該第一線路層，且該些接觸墊位於該含矽基板之第一表面上方； 形成絕緣材於該含矽基板之第一表面上，以包覆該半導體元件；以及形成第三線路層於該絕緣材上，且形成導電盲孔於該絕緣材中以電性連接該第一及第三線路層。
  11. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該含矽基板係為玻璃基板、矽基板或晶圓。
  12. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該第一線路層具有第一電性連接墊，以電性連接該半導體元件。
  13. 如申請專利範圍第10項所述之半導體封裝件之製法，復於該含矽基板之第二表面上設置承載件，且令該第二線路層電性連接該承載件。
  14. 如申請專利範圍第13項所述之半導體封裝件之製法，其中，該第二線路層具有第二電性連接墊，以藉之電性連接該承載件。
  15. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括形成防銲層於該含矽基板及該第二線路層上，並形成複數開口於該防銲層上，以令該第二電性連接墊外露於該開口。
  16. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該第三線路層具有第三電性連接墊，以電性連接電子裝置。
  17. 如申請專利範圍第16項所述之半導體封裝件之製法，復包括形成防銲層於該絕緣材及該第三線路層上，並形 成複數開口於該防銲層上，以令該第三電性連接墊外露於該開口。
  18. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該導電盲孔之製程係包括：先藉由雷射或曝光顯影之圖案化方式形成盲孔於該絕緣材中，再形成金屬材於該盲孔中。
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