TWI528566B

TWI528566B - 單晶積體絕對壓力感測器的結構及方法

Info

Publication number: TWI528566B
Application number: TW103121771A
Authority: TW
Inventors: 米岡真吾; 安東尼Ｆ弗萊內瑞
Original assignee: 矽立公司
Priority date: 2013-06-24
Filing date: 2014-06-24
Publication date: 2016-04-01
Also published as: TW201511294A

Description

單晶積體絕對壓力感測器的結構及方法

相關申請案之交叉參考

本申請案出於所有目的主張下列申請中之申請案之優先權利且以引用之方式將該等案併入：2013年6月24日申請之美國臨時申請案第61/838,833號及2014年6月20日申請之美國專利申請案第14/311,034號。本申請案亦出於所有目的以引用之方式將下列申請中之專利申請案併入：2010年3月3日申請之美國專利申請案第12/717,070號、2012年6月12日申請之美國專利申請案第13/494,986號及2009年7月7日申請之美國專利申請案第12/499,027號。

積體微電子之研究及開發已持續在CMOS及MEMS中產生令人驚訝之進步。CMOS技術已成為積體電路(IC)之主要製造技術。基於微機電系統(MEMS)之感測器可與IC技術結合以實施若干演進中之感測器應用。憑藉積體MEMS-CMOS器件之增大之應用，用於測試此等積體器件之方法及系統已成為保證產品可靠性之關鍵。

本發明係關於MEMS(微機電系統)。

在各種實施例中，本發明提供使用一IC鑄造相容程序之單晶積體絕對壓力感測器之方法及結構。在一實施例中，首先使用一標準IC程序來製造CMOS基板。一壓力感測器之一隔膜係由一單晶矽材料製成，該材料係轉移至CMOS基板之層。可形成至少一個電容式或壓阻式壓力感測器。本發明提供製造一電容式及壓阻式壓力感測器器件之多個方法。

在一實施例中，本發明提供用於製造一積體MEMS壓力感測器器件之一方法。該方法可包含提供具有一表面區域之一基板部件，及形成上覆該基板之一CMOS IC層，及形成上覆該CMOS IC層之一氧化層。該氧化層之一部分可經移除以形成一空腔區域。一單晶矽晶圓可經接合上覆氧化表面區域以密封該空腔區域。接合程序可包含熔化接合或共熔接合程序。該晶圓可經薄化至一所需厚度且部分可被移除且用金屬材料充填以形成通孔結構。一壓力感測器器件可由該晶圓形成，且可與由該晶圓形成之另一感測器共同製造。該壓力感測器及另一感測器共用一空腔壓力或具有單獨之空腔壓力。

藉由優於習知技術之本發明之實施例實現許多優點。舉例而言，本發明之實施例提供具有與其他感測器器件之結構靈活性之一積體MEMS壓力感測器器件。歸因於在一單一晶片上之MEMS及COMS之單晶積體，可實現該器件之較小晶粒大小及較低寄生電容。另外，該方法提供在不實質上修改習知設備及程序的情況下與習知半導體及MEMS程序技術相容之一程序及系統。取決於該實施例，可實現此等優點之一或多者。將遍及本說明書且更特定言之在下文中更詳細描述此等及其他優點。

可參考下列實施方式及隨附圖式更充分地瞭解本發明之各種額外目的、特徵或優勢。

100‧‧‧積體壓力感測器件

110‧‧‧基板

120‧‧‧CMOS層

121‧‧‧頂部金屬層

122‧‧‧接合板

130‧‧‧氧化層

131‧‧‧空腔區域

140‧‧‧壓力感測器

141‧‧‧通孔結構/金屬材料

200‧‧‧積體電容式壓力感測器件

210‧‧‧基板

220‧‧‧CMOS層

221‧‧‧頂部金屬層

222‧‧‧接合板

230‧‧‧氧化層

231‧‧‧空腔區域/空腔

240‧‧‧壓力感測器

241‧‧‧通孔結構/金屬材料

250‧‧‧密封層

300‧‧‧器件/積體壓力感測器件

310‧‧‧基板

320‧‧‧CMOS層

321‧‧‧頂部金屬層

322‧‧‧接合板

330‧‧‧氧化層

331‧‧‧空腔區域

340‧‧‧壓力感測器

341‧‧‧通孔結構/金屬充填通孔

350‧‧‧密封層

400‧‧‧積體壓力感測器件

410‧‧‧基板

420‧‧‧CMOS層

421‧‧‧頂部金屬層

422‧‧‧接合板

431‧‧‧空腔

432‧‧‧空腔

440‧‧‧壓力感測器

441‧‧‧通孔結構

442‧‧‧另一感測器

443‧‧‧錨結構

444‧‧‧MEMS蓋

500‧‧‧積體壓力感測器件

510‧‧‧基板

520‧‧‧CMOS層

521‧‧‧頂部金屬層

522‧‧‧接合板

530‧‧‧氧化層

531‧‧‧空腔

532‧‧‧空腔

540‧‧‧壓力感測器

541‧‧‧通孔結構

542‧‧‧另一感測器

543‧‧‧錨結構

544‧‧‧MEMS蓋

600‧‧‧積體壓力感測器件

610‧‧‧基板

620‧‧‧CMOS層

621‧‧‧頂部金屬層

622‧‧‧接合板

630‧‧‧氧化層

631‧‧‧空腔

640‧‧‧壓力感測器

641‧‧‧通孔結構

644‧‧‧蓋

700‧‧‧積體壓力感測器件

710‧‧‧基板

720‧‧‧CMOS層

721‧‧‧頂部金屬層

722‧‧‧接合板

730‧‧‧氧化層

731‧‧‧空腔區域

740‧‧‧壓力感測器

741‧‧‧通孔結構/金屬材料

745‧‧‧壓電電阻器

800‧‧‧積體壓力感測器件

810‧‧‧基板

820‧‧‧CMOS層

821‧‧‧頂部金屬層

822‧‧‧接合板

830‧‧‧氧化層

831‧‧‧空腔

840‧‧‧壓力感測器

841‧‧‧通孔結構/接觸

845‧‧‧壓電電阻器

901‧‧‧空腔區域

910‧‧‧CMOS基板

922‧‧‧接合板

940‧‧‧隔膜/壓力感測器

944‧‧‧蓋結構/蓋

960‧‧‧通道

961‧‧‧輸入埠

1001‧‧‧積體壓力感測器件/器件

1002‧‧‧器件

1010‧‧‧基板

1020‧‧‧CMOS層

1021‧‧‧頂部金屬層

1022‧‧‧接合板

1030‧‧‧氧化層

1031‧‧‧空腔區域

1040‧‧‧壓力感測器

1041‧‧‧通孔結構

1044‧‧‧蓋結構

1061‧‧‧輸入埠

圖1A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖1B係繪示根據圖1A之實施例之積體壓力感測器器件之一氧化層之一俯視圖之一簡化圖。

圖2A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖2B係繪示根據圖2A之實施例之積體壓力感測器器件之一氧化層之一俯視圖之一簡化圖。

圖3A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖3B係繪示根據圖3A之實施例之積體壓力感測器器件之一氧化層之一俯視圖之一簡化圖。

圖4A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖4B係繪示根據圖4A之實施例之積體壓力感測器器件之一氧化層之一俯視圖之一簡化圖。

圖5A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖5B係繪示根據圖5A之實施例之積體壓力感測器器件之一氧化層之一俯視圖之一簡化圖。

圖6A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖6B係繪示根據圖6A之實施例之積體壓力感測器器件之一氧化層之一俯視圖之一簡化圖。

圖7A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖7B係繪示根據圖7A之實施例之積體壓力感測器器件之一氧化層之一俯視圖之一簡化圖。

圖8A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖8B係繪示根據圖8A之實施例之積體壓力感測器器件之一氧化層之一俯視圖之一簡化圖。

圖9係繪示根據本發明之一實施例之一積體壓力感測器器件之一透視圖之一簡化圖。

圖10A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

圖10B係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。

本發明係關於MEMS(微機電系統)。更具體言之，本發明之實施例提供用於改良包含慣性感測器及其類似物之積體MEMS器件之方法及結構。

圖1A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。此圖可表示使用熔化接合來製造一積體電容式壓力感測器件之一方法。積體壓力感測器件100包含經積體上覆具有至少一接合板122及至少一頂部金屬層121之一經處理之CMOS基板(上覆基板110之CMOS層120)之一壓力感測器(隔膜)140。壓力感測器140亦可具有耦合至CMOS層120之一或多個通孔結構141。一般技術者將認識到其他變化、修改及替代。

如展示，形成一壓力感測器140而上覆包含接合板122及頂部金屬層121之一CMOS基板，其可使用一標準IC程序而製造。在圖案化頂部金屬層後，可沈積且圖案化一氧化層130。上覆頂部金屬層121之氧化層130之至少一區域可經移除以產生一空腔區域131。在一實施例中，氧化層130可係CMOS層120之部分。

一單晶矽(SCS)晶圓可在一真空室內與CMOS基板熔化接合，該真空室可在CMOS層與SCS層之間的空腔區域131中形成一真空。SCS層可經薄化至20至30微米，以形成一壓力感測器140之一隔膜結構。SCS層可經蝕刻以產生小孔，其等可用金屬材料141(例如，TiN及W)充填，以形成在SCS層與CMOS層120之間的電連接。蝕刻程序可包含一電漿蝕刻、化學氣相蝕刻、深反應離子蝕刻(DRIE)或其他類似程序。

圖1B係繪示根據圖1A之實施例之積體壓力感測器器件之一氧化層130之一俯視圖之一簡化圖。氧化層經展示具有被移除之一實質上圓形區域，其對應於上覆在圖1A中展示之頂部金屬層的區域。

圖2A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。此圖可表示使用經由薄膜沈積之一密封件來製造一積體電容式壓力感測器件200之一方法。積體壓力感測器件包含經積體上覆具有至少一接合板222及至少一頂部金屬層221之一經處理之CMOS基板(上覆基板210之CMOS層220)之一壓力感測器(隔膜)240。壓力感測器240亦可具有耦合至CMOS層220之一或多個通孔結構241。

如展示，形成一壓力感測器240而上覆包含接合板222及頂部金屬層221之一CMOS基板，其可使用一標準IC程序來製造。在圖案化頂部金屬層221後，可沈積且圖案化一氧化層230。上覆頂部金屬層221之氧化層230之至少一區域可經移除以產生一空腔區域231。

一單晶矽(SCS)晶圓可在一真空室內與CMOS基板熔化接合，該真空室可在CMOS層與SCS層之間的空腔區域231中形成一真空。SCS層可經薄化至20至30微米，以形成一壓力感測器240之一隔膜結構。SCS層可經蝕刻以產生小孔，其等可用金屬材料241(例如，TiN及W)充填以形成在SCS層與CMOS層220之間的電連接。蝕刻程序可包含一電漿蝕刻、化學氣相蝕刻、深反應離子蝕刻(DRIE)或其他類似程序。

緊接著蝕刻程序，打開壓力感測器之空腔231。在一特定實施例中，使用一乾洗程序來移除用於蝕刻程序之一光阻材料。可使用一薄膜沈積程序來密封空腔231，該程序判定在空腔區域231內之空腔壓力。在圖2A中展示密封層250上覆在SCS層中之小孔之一者。沈積程序之壓力及溫度可係小於約1000帕及小於約攝氏350度。薄膜材料可包含PECVD(電漿增強型化學氣相沈積)氮化矽或SiO₂或類似物。氮化矽材料可提供一良好之擴散障壁。

圖2B係繪示根據圖2A之實施例之積體壓力感測器器件之一氧化層230之一俯視圖之一簡化圖。氧化層230經展示具有由被移除之一直路徑連接之兩個實質上圓形之區域，該等區域各自對應於上覆頂部金屬層及下伏於密封層之區域(在圖2A中展示)。

圖3A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。如在圖2A中展示，此圖繪示使用一薄膜沈積程序來使用密封層350密封器件300之各種部分之另一實施例。積體壓力感測器件300包含經積體上覆具有至少一接合板322及至少一頂部金屬層321之一經處理之CMOS基板(上覆基板310之CMOS層320)之一壓力感測器(隔膜)340。

在一實施例中，可在壓力感測器340之一部分內形成一或多個通孔結構341。此等通孔結構341或氧化層之各種部分可提供可能的擴散路徑。此等擴散路徑或區域亦可使用先前描述之薄膜沈積程序而密封。此等擴散區域係展示為由上覆SCS層之側、上覆金屬充填通孔341及上覆通向空腔區域331(在圖3A中展示)之開孔之各種密封層密封。

圖3B係繪示根據圖3A之實施例之積體壓力感測器器件之一氧化層330之一俯視圖之一簡化圖。此表示類似於圖2B之一氧化層。

圖4A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。此圖可表示使用具有一共熔接合之一密封程序來製造一積體電容式壓力感測器件之一方法。積體壓力感測器件400包含經積體上覆具有至少一接合板422及至少一頂部金屬層421之一經處理之CMOS基板(上覆基板410之CMOS層420)之一壓力感測器(隔膜)440。壓力感測器440亦可具有耦合至CMOS層420之一或多個通孔結構441。積體壓力感測器件可與至少另一感測器件整合。

製造方法可包含類似於對圖1A、圖1B、圖2A、圖2B、圖3A及圖3B描述之步驟之步驟。可使用一標準CMOS-MEMS程序。在各種實施例中，可改變設計規則。類似於圖2及圖3，緊接著一Si DRIE蝕刻程序，可打開壓力感測器之空腔431。可在一Al-Ge共熔接合程序期間密封壓力感測器440之空腔431，該程序界定空腔壓力。

在圖4A中展示另一感測器442鄰近於壓力感測器440。此另一感測器具有經形成而上覆之一MEMS蓋444。另一感測器442可係一MEMS加速計、陀螺儀、諧振器或其他感測器器件。另一感測器亦可係用於差動量測之一仿真或參考壓力感測器。在各種實施例中，另一感測器可與壓力感測器共同製造且具有一共用空腔或單獨空腔。如展示，感測器442可包含錨結構443。在一實施例中，感測器442可具有處於一經界定之空氣壓力環境中之一空腔432。在一特定實施例中，空腔431及432可具有相同空腔壓力。

圖4B係繪示根據圖4A之實施例之積體壓力感測器器件之一氧化層430之一俯視圖之一簡化圖。氧化層430經展示具有由一直路徑連接之兩個移除部分(一個實質上係圓形且一個實質上係矩形)。此等區域各自對應於下伏於壓力感測器及其他感測器(在圖4A中展示)之區域。

圖5A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。此圖繪示製造類似於圖4A之積體壓力感測器件之一積體壓力感測器件之一方法。積體壓力感測器件500包含經積體上覆具有至少一接合板522及至少一頂部金屬層521之一經處理之CMOS基板(上覆基板510之CMOS層520)之一壓力感測器(隔膜)540。壓力感測器540亦可具有耦合至CMOS層520之一或多個通孔結構541。於此，兩個感測器器件具有單獨之空腔。

在圖5A中展示另一感測器542鄰近於壓力感測器540。此另一感測器具有經形成而上覆之一MEMS蓋544。另一感測器542可係一MEMS加速計、陀螺儀、諧振器或其他感測器器件。另一感測器亦可係用於差動量測之一仿真或參考壓力感測器。在各種實施例中，另一感測器可與壓力感測器共同製造且具有一共用空腔或單獨空腔。如展示，感測器542可包含錨結構543。在一實施例中，感測器542可具有處於一經界定之空氣壓力環境中之一空腔532。在一特定實施例中，空腔531及532可具有相同空腔壓力。

圖5B係繪示根據圖5A之實施例之積體壓力感測器器件之一氧化層530之一俯視圖之一簡化圖。此氧化層530展示兩個單獨之空腔。左側之空腔係類似於對圖1A及圖1B描述之空腔而具有兩個連接之實質上圓形之區域。右側之空腔係一實質上矩形之區域。此等兩個區域各自下伏於壓力感測器540及另一感測器542。

圖6A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。此圖繪示製造類似於圖4A之積體壓力感測器件之一積體壓力感測器件之一方法。於此，展示兩個壓力感測器640，其中另一感測器係用於差動量測之仿真或參考壓力感測器。積體壓力感測器件600包含經積體上覆具有至少一接合板622及至少一頂部金屬層621之一經處理之CMOS基板(上覆基板610之CMOS層620)之一壓力感測器(隔膜)640。壓力感測器640亦可具有耦合至CMOS層620之一或多個通孔結構641。於此，兩個感測器器件具有連接之空腔。並不曝露於周圍環境(封圍於蓋644中)之壓力感測器結構可係對比另一壓力感測器之參考以抵消無關壓力之溫度及應力之效應。

圖6B係繪示根據圖6A之實施例之積體壓力感測器器件之一氧化層630之一俯視圖之一簡化圖。此氧化層630展示類似於圖1A之空腔區域之兩個空腔區域。兩個區域具有連接之一較大圓形區域及一較小圓形區域。此等圓形區域之各者亦係由一直路徑連接(在圖6B中展示)。

圖7A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。此圖可表示使用具有熔化接合之一密封程序來製造一積體壓阻式感測器件之一方法。積體壓力感測器件700包含經積體上覆具有至少一接合板722及至少一頂部金屬層721之一經處理之CMOS基板(上覆基板710之CMOS層720)之一壓力感測器(隔膜)740。壓力感測器740亦可具有耦合至CMOS層720之一或多個通孔結構741。至少一壓電電阻器745可經形成於積體壓力感測器740之一部分內。一般技術者將認識到其他變化、修改及替代。

如展示，形成一壓力感測器而上覆包含接合板及頂部金屬層之一CMOS基板，其可使用一標準IC程序來製造。在圖案化頂部金屬層後，.可沈積且圖案化一氧化層730。氧化層730之至少一個區域可經移除，以產生一空腔區域731。

一單晶矽(SCS)晶圓可在一真空室內與CMOS基板熔化接合，該真空室可在CMOS層與SCS層之間的空腔區域731中形成一真空。SCS層可經薄化至20至30微米，以形成一壓力感測器740之一隔膜結構。一離子植入程序可用於形成重度摻雜區域(諸如p型摻雜區域)，以提供接觸至金屬區域。另一離子植入程序可用於形成適度摻雜區域，諸如對於壓電電阻器之適度p型摻雜區域。SCS層可經蝕刻以產生小孔，其等可用金屬材料741(例如，TiN及W)充填以形成在SCS層與CMOS層之間的電連接。蝕刻程序可包含一電漿蝕刻、化學氣相蝕刻、深反應離子蝕刻(DRIE)或其他類似程序。

圖7B係繪示根據圖7A之實施例之積體壓力感測器器件之一氧化層730之一俯視圖之一簡化圖。此處，氧化層730經展示具有被移除之一實質上正方形區域。此區域對應於下伏於在圖7A中展示之壓電電阻器的區域。

圖8A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。此圖可表示使用薄膜密封程序來製造一積體壓阻式感測器件之一方法。積體壓力感測器件800包含經積體上覆具有至少一接合板822及至少一頂部金屬層821之一經處理之CMOS基板(上覆基板810之CMOS層820)之一壓力感測器(隔膜)840。壓力感測器840亦可具有耦合至CMOS層820之一或多個通孔結構841。至少一壓電電阻器845可經形成於積體壓力感測器840之一部分內。一般技術者將認識到其他變化、修改及替代。

此處，製造方法併入對圖7A及圖2A描述之步驟。程序係類似於對圖7A描述直到MEMS矽晶圓或SCS層之蝕刻的程序。一離子植入程序可用於形成一重度p型摻雜區域，且另一離子植入程序可用於形成一適度p型摻雜區域。SCS層可經蝕刻以形成小孔，其等之一些可由TiN及W沈積充填，以形成至金屬層之接觸841。

緊接著蝕刻程序，打開壓力感測器之空腔831。在一特定實施例中，一乾洗程序用於移除用於蝕刻程序之一光阻材料。可使用一薄膜沈積程序來密封空腔831，該程序判定在空腔區域內之空腔壓力。沈積程序之壓力及溫度可係小於約1000帕及小於約攝氏350度。薄膜材料可包含PECVD(電漿增強型化學氣相蝕刻)氮化矽或SiO2或類似物。氮化矽材料可提供一良好之擴散障壁。

圖8B係繪示根據圖8A之實施例之積體壓力感測器器件之一氧化層830之一俯視圖之一簡化圖。氧化層830經展示具有被移除之一實質上正方形區域及被移除之一實質上圓形區域。此等區域由一直路徑連接。此等區域各自對應於下伏於壓電電阻器及密封層之區域。

圖9係繪示根據本發明之一實施例之一積體壓力感測器器件900之一透視圖之一簡化圖。如展示，具有至少一個通道960之一蓋結構944可經形成而上覆壓力感測器940或感測器組合。至少一個通道960可係一隔離輸入通道，其可具有在蓋結構944之一部分內之一輸入埠961及在蓋結構944內連接至空腔區域901之空腔埠。在一實施例中，具有通道之蓋944可保護壓力感測器之膜片或隔膜940使之在一封裝裝配期間免受機械損害。如先前在圖1A中描述，可藉由薄化上覆具有接合板922之一CMOS基板910之一單晶矽晶圓而形成此膜片或隔膜940。當然，存在其他變化、修改及替代。

圖10A係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。此圖可表示在圖9中展示之器件之一橫截面視圖。積體壓力感測器件1001包含經積體封圍於一蓋結構1044中且上覆具有至少一接合板1022及至少一頂部金屬層1021之一經處理之CMOS基板(上覆基板1010之CMOS層1020)之一壓力感測器(隔膜)1040。壓力感測器1040亦可具有耦合至CMOS層1020之一或多個通孔結構1041。

在一特定實施例中，器件1001可包含在蓋結構1044中之一輸入埠1061，其展示至類似於在圖9中之通道960之一通道(由虛線展示)之入口。在一實施例中，具有通道之蓋944可保護壓力感測器之膜片或隔膜940使之在一封裝裝配期間免受機械損害。此通道可同時經蝕刻為壓力感測器之室。在一特定實施例中，如在圖10A中展示，將側向形成輸入埠。一般技術者將認識到其他變化、修改及替代。

如展示，形成一壓力感測器1040而上覆包含接合板1022及頂部金屬層1021及氧化層1030之一CMOS基板，其可使用一標準IC程序而製造。於此，氧化層係初始CMOS層1020之部分且經展示在接合板1022上方。上覆頂部金屬層1021之氧化層1030之至少一區域可經移除以產生一空腔區域1031。

圖10B係繪示根據本發明之一實施例之一積體壓力感測器器件之一橫截面視圖之一簡化圖。器件1002係與圖10A之器件1001相同但不具有蓋結構1044。

亦應理解本文描述之實例及實施例僅係為繪示性之目的，且根據該等實例及實施例之各種修改及改變將被建議給熟習此項技術者且將包含於此申請案之精神及範圍及隨附申請專利範圍之範疇內。