TWI524674B

TWI524674B - 電壓準位轉換電路

Info

Publication number: TWI524674B
Application number: TW102128343A
Authority: TW
Inventors: 陳安東; 郭建良; 汪若瑜; 李國忠
Original assignee: 立錡科技股份有限公司
Priority date: 2013-08-07
Filing date: 2013-08-07
Publication date: 2016-03-01
Also published as: US20150042393A1; CN104348469A; US8952741B1; TW201507358A

Description

電壓準位轉換電路

本發明係關於一種電壓準位轉換電路，特別是一種具有較快之操作速度以及較大之電壓轉換範圍的電壓準位轉換電路。

隨著半導體製程技術的不斷進步，電子電路可以依據其個別應用上的需求而選擇不同世代的半導體製程來實現，以得到操作速度、電路尺寸、功耗以及硬體成本的最佳化。例如需要快速運算以及低功耗的各種處理器(processor)的應用，會以深次微米(deep sub-micron)的製程進行實現，如最新世代的中央處理器(central processing unit，CPU)，係利用22奈米的半導體製程技術來實現。而在需要輸出較大電壓或功率輸出的應用上，例如揚聲器驅動電路、馬達驅動電路等等，則會選擇能承受較大電壓的半導體製程技術實現。

然而就數位電路的訊號處理而言，當涉及不同電路模組之間的訊號傳遞時，如何以適當的電壓準位進行傳送以及接收，則是電子電路是否能夠正常運作的關鍵設計之一。例如前述的深次微米製程，可能會以1伏特甚至低於1伏特的電壓進行供電以及操作，而其他應用的半導體製程，則可能以1.8伏特、3.3伏特甚至5伏特的額定電壓進行操作。此時，電壓準位轉換電路(level shift circuit)即扮演了相當重要的角色，例如將核心電路的數位訊號的電壓準位進行準位轉換之後，再進行輸出，或者將從外部接收到的數位訊號進行準位轉換之後，再傳送給核心電路進行訊號處理。就一般的設計而言，電壓準位轉換電路的目標為速度快、尺寸小、電壓轉換範圍大且不破壞其輸入之工作週期(duty cycle)為佳。

第1圖為習知之電壓準位轉換電路100之電路圖。電晶體101以及102組成一輸入級電路，用以接收互為反相之第一輸入訊號以及第二輸入訊號，其中第一輸入訊號係為輸入端110所接收之數位邏輯訊號，第二輸入訊號則為第一輸入訊號通過反相器120(inverter)所產生之數位邏輯訊號，第二輸入訊號之電壓準位則由反相器120所耦接之輸入參考電壓端130之電壓定義。電晶體103以及104形成一閂鎖電路(latch circuit)，並與輸入級電路分別耦接於第一輸出端點105以及第二輸出端點106。閂鎖電路與輸入級電路依據第一輸入訊號以及第二輸入訊號決定第一輸出端點105以及第二輸出端點106之穩態準位，且閂鎖電路在暫態時形成一正回授，使第一輸出端點105以及第二輸出端點106進行轉態。第一輸出端點105以及第二輸出端點106之電壓準位由輸出參考電壓端140之電壓定義。另外，電壓準位轉換電路100更包括反相器150，其輸入耦接於第二輸出端點106，且反相器150之輸出端即為電壓準位轉換電路100之輸出端160。反相器150可增加電壓準位轉換電路100之輸出驅動能力，並且調整輸出訊號之工作週期。

第2圖為對應習知之電壓準位轉換電路100之時序圖。時序210、220、230、240以及250分別對應於第一輸入訊號、第二輸入訊號、第一輸出端點105、第二輸出端點106以及輸出端160之電壓時序。在時間t1之前，第一輸入訊號以及第二輸入訊號所分別對應的時序210以及220各為數位邏輯之「0」及「1」。在時間t1時，輸入端110發生正緣轉態，即第一輸入訊號由數位邏輯「0」轉換為數位邏輯「1」，而反相器120則據以產生與第一輸入訊號反相之第二輸入訊號，為數位邏輯「0」。此時由於第一輸入訊號之邏輯準位為「1」，電晶體101之通道開始導通，而雖然電晶體103之通道亦為導通，但設計上電晶體101之通道驅動能力較電晶體103之通道驅動能力強，因此第一輸出端點105所對應之時序230開始發生負緣轉態，直到時間t2時由於第一輸出端點105之電壓夠低，足以控制導通電晶體104之通道，並對第二輸出端點106進行充電，因此第二輸出端點106，亦即其所對應之時序240開始發生正緣轉態。直到時間t3時，由於第二輸出端點106之準位夠高，使反相器160之輸出，亦即時序250發生負緣轉態。

進一步說明，在時間t4時，輸入端110發生負緣轉態，即第一輸入訊號由數位邏輯「1」轉換為數位邏輯「0」，第二輸入訊號則由數位邏輯「0」轉換為數位邏輯「1」，電晶體102之通道導通，第二輸出端點106之訊號隨即發生負緣轉態，在延遲一段時間後，於時間t5輸出端160發生正緣轉態。

由第2圖可發現，習知之電壓準位轉換電路100在進行準位轉換時，當輸入端110發生正緣轉態時，輸入端110與輸出端160之延遲時間約為(時間t3-時間t1)，而當輸入端110發生負緣轉態時，輸入端110與輸出端160之延遲時間約為(時間t5-時間t4)，兩者時間明顯不同。上述現象將使習知之電壓準位轉換電路100至少具有下述缺點：第一，第一輸出端點105以及第二輸出端點106之正緣轉態時間太長，如此將限制電壓準位轉換電路100之操作速度。第二，輸出端160之訊號的工作週期，無法保持與輸入端110之訊號的工作週期相近；此點雖然可以藉由調整反相器150之正緣轉態與負緣轉態之電路延遲時間來改善，然而隨著操作電壓、製程變異以及操作溫度的變化，效果終將有限。

另外，習知之電壓準位轉換電路100之工作原理，係在輸入訊號轉態之初，通道導通之電晶體101或102能使第一輸出端點105或是第二輸出端點106開始進行負緣轉態；然而此時對應之電晶體103或104之通道仍然導通，因此電晶體101以及102之通道驅動能力必須大於電晶體103以及104之通道驅動能力，否則將使電壓準位轉換電路100失效。然而考量操作電壓、製程變異以及操作溫度所需預留的設計餘裕(design margin)，電晶體103以及104之通道導通能力將相對地弱，此將使第一輸出端點105以及第二輸出端點106之正緣轉態時間太長的現象更嚴重，但又礙於電壓準位轉換電路100之工作原理而無法解決。除此之外，隨著輸出參考電壓端140之電壓愈高，電晶體103以及104之通道驅動能力將愈強，也愈不利於電壓準位轉換電路100維持正常動作，因此，電壓準位轉換電路100的電壓轉換範圍亦將受到限制。

鑒於以上的問題，本發明係提供一種電壓準位轉換電路，特別是一種具有較快之操作速度以及較大之電壓轉換範圍的電壓準位轉換電路。

本發明提出一種電壓準位轉換電路，包括輸入級電路、閂鎖電路以及暫態加速電路。輸入級電路用以接收第一輸入訊號以及第二輸入訊號，其中第一輸入訊號以及第二輸入訊號之電壓準位位於一輸入準位區間之間，且第一輸入訊號以及第二輸入訊號互為反相。閂鎖電路與輸入級電路耦接於一第一輸出端點以及第二輸出端點，閂鎖電路與輸入級電路依據第一輸入訊號以及第二輸入訊號決定第一輸出端點以及第二輸出端點之穩態準位，且閂鎖電路在暫態時形成一正回授，使第一輸出端點以及第二輸出端點進行轉態，其中第一輸出端點以及第二輸出端點之電壓準位位於一輸出準位區間之間，且輸出準位區間係由輸出參考電壓端之電壓以及接地電壓端之電壓定義。暫態加速電路耦接於第一輸出端點以及第二輸出端點，當暫態加速電路判斷第一輸出端點以及第二輸出端點處於同一邏輯準位時，暫態加速電路加快第一輸出端點或第二輸出端點之轉態速度。

本發明的功效在於，藉由暫態加速電路的輔助，本發明所揭露的電壓準位轉換電路，能以更快的速度進行準位轉換的操作，並能加大電壓轉換範圍。

有關本發明的特徵、實作與功效，茲配合圖式作最佳實施例詳細說明如下。

100、300、500、700、800‧‧‧電壓準位轉換電路

101、102、103、104‧‧‧電晶體

105、302、502、702、802‧‧‧第一輸出端點

106、303、503、703、803‧‧‧第二輸出端點

110、301、510‧‧‧輸入端

120、150、330、380、410、420、530、580‧‧‧反相器

130、310‧‧‧輸入參考電壓端

140、370、770‧‧‧輸出參考電壓端

160、390、590‧‧‧輸出端

210~250、610~670‧‧‧時序

320、520、720、820‧‧‧輸入級電路

321、521‧‧‧第一電晶體

322、522‧‧‧第二電晶體

340、540、740、840‧‧‧閂鎖電路

341、541‧‧‧第三電晶體

342、542‧‧‧第四電晶體

360、560、760、860‧‧‧暫態加速電路

361、561、761、861‧‧‧第五電晶體

362、562、762、862‧‧‧第六電晶體

363、563‧‧‧第一或閘

364、564‧‧‧第二或閘

375‧‧‧接地電壓端

400‧‧‧或閘

430‧‧‧反及閘

565、865‧‧‧第一延遲電路

566、866‧‧‧第二延遲電路

763、863‧‧‧第一反或閘

764、864‧‧‧第二反或閘

第1圖為習知之電壓準位轉換電路之電路圖。

第2圖為對應習知之電壓準位轉換電路之時序圖。

第3圖為本發明所揭露之第一實施例之電壓準位轉換電路之電路圖。

第4圖為本發明所揭露之暫態加速電路中，第一或閘或第二或閘之一實施例之或閘之電路圖。

第5圖為本發明所揭露之第二實施例之電壓準位轉換電路之電路圖。

第6圖為對應第二實施例之電壓準位轉換電路之時序圖。

第7圖為本發明所揭露之第三實施例之電壓準位轉換電路之電路圖。

第8圖為本發明所揭露之第四實施例之電壓準位轉換電路之電路圖。

在說明書及後續的申請專利範圍當中，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表第一裝置可直接電氣連接於第二裝置，或透過其他裝置或連接手段間接地電氣連接至第二裝置。另外，「第一邏輯準位」以及「第二邏輯準位」係指數位邏輯訊號之準位，或可理解為一般之數位邏輯訊號狀態的「1」和「0」，例如當「第一邏輯準位」定義為「1」時，「第二邏輯準位」則可以定義為「0」，反之亦然。

第3圖為本發明所揭露之第一實施例之電壓準位轉換電路300之電路圖。電壓準位轉換電路300包括輸入級電路320、閂鎖電路340以及暫態加速電路360。

輸入級電路320用以接收第一輸入訊號以及第二輸入訊號，其中第一輸入訊號以及第二輸入訊號之電壓準位位於一輸入準位區間之間，且第一輸入訊號以及第二輸入訊號互為反相。輸入準位區間係由輸入參考電壓端310之電壓定義。

閂鎖電路340與輸入級電路320耦接於第一輸出端點302以及第二輸出端點303。閂鎖電路340與輸入級電路320依據第一輸入訊號以及第二輸入訊號決定第一輸出端點302以及第二輸出端點303之穩態準位。且閂鎖電路340在暫態時形成正回授，使第一輸出端點302以及第二輸出端點303進行轉態，其中第一輸出端點302以及第二輸出端點303之電壓準位位於一輸出準位區間之間，且輸出準位區間係由輸出參考電壓端370之電壓以及接地電壓端375之電壓定義。值得注意的是，輸入準位區間可以小於輸出準位區間，或是輸入準位區間可以大於輸出準位區間；亦即電壓準位轉換電路300可以進行調高電壓準位的工作，或是進行調低電壓準位的工作。

暫態加速電路360耦接於第一輸出端點302以及第二輸出端點303。當暫態加速電路360判斷第一輸出端點302以及第二輸出端點303處於同一邏輯準位時，暫態加速電路360加快第一輸出端點302或第二輸出端點303之轉態速度。

例如在第3圖所示的電壓準位轉換電路300中，輸入級電路320包括第一電晶體321以及第二電晶體322，其中第一電晶體321之控制端用以接收第一輸入訊號，且其通道耦接於第一輸出端點302以及接地電壓端375之間，而第二電晶體322之控制端用以接收第二輸入訊號，且其通道耦接於第二輸出端點303以及接地電壓端375之間。閂鎖電路340包括第三電晶體341以及第四電晶體342，其中第三電晶體341之控制端耦接於第二輸出端點303，且其通道耦接於第一輸出端點302以及輸出參考電壓端370之間，而第四電晶體342之控制端耦接於第一輸出端點302，且其通道耦接於第二輸出端點303以及輸出參考電壓端370之間。第一電晶體321以及第二電晶體322可以是N型場效電晶體(N-type field-effect transistor)，且第三電晶體341以及第四電晶體342可以是P型場效電晶體(P-type field-effect transistor)。值得注意的是，場效電晶體之集合包括金屬氧化半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)、接面場效電晶體(junction field-effect transistor，JFET)、絕緣閘雙極電晶體(insulated-gate bipolar transistor，IGBT)或具有與上述元件相似結構以及功能的半導體元件，且場效電晶體之控制端係指其閘極(gate terminal)，場效電晶體之通道係指其源極(source terminal)以及汲極(drain terminal)之間之通道。

進一步說明，閂鎖電路340與輸入級電路320依據第一輸入訊號以及第二輸入訊號決定第一輸出端點302以及第二輸出端點303之穩態準位。亦即，第一輸入訊號係為輸入端301所接收之數位邏輯訊號，第二輸入訊號則為第一輸入訊號通過反相器330所產生之數位邏輯訊號，且第二輸入訊號之電壓準位由反相器330所耦接之輸入參考電壓端310之電壓定義。當第一輸入訊號以及第二輸入訊號分別為數位邏輯之「0」及「1」，第一輸出端點302以及第二輸出端點303之穩態準位則分別為數位邏輯之「1」及「0」；反之當第一輸入訊號以及第二輸入訊號分別為數位邏輯之「1」及「0」，第一輸出端點302以及第二輸出端點303之穩態準位則分別為數位邏輯之「0」及「1」。

另外，閂鎖電路340在暫態時形成一正回授，使第一輸出端點302以及第二輸出端點303進行轉態，係指當輸入端301之電壓在轉態之初，輸入級電路320會使得第一輸出端點302以及第二輸出端點303暫時處於相同之邏輯準位，在本實施例中亦即邏輯準位「0」，此時第一電晶體321以及第二電晶體322的兩者之一之通道為截止，例如第一電晶體321之通道為截止，則由於第三電晶體341之通道為導通，因此將對第一輸出端點302進行充電，使第一輸出端點302發生正緣轉態，最後將第四電晶體342之通道截止，第二輸出端點303之穩態維持在邏輯準位「0」，而第一輸出端點302之穩態維持在邏輯準位「1」。值得注意的是，閂鎖電路340與輸入級電路320係以能達成上述功能說明之電路態樣為可行之實施方式，而並不以本實施例所揭露之電路態樣為限。例如輸入級電路320及/或閂鎖電路340可以利用串接(cascode)其他電晶體元件，並給予適當偏壓(bias)，以利電壓準位轉換電路300承受較高的輸出參考電壓端370之電壓，而同時又能夠選擇速度較快的電晶體元件，來實現高速的暫態操作。閂鎖電路340與輸入級電路320的設計係為本領域具有通常知識者所習知，並可根據不同的設計規格，從習知技術中輕易地得知電路實現的方式，故在此不另贅述。

再進一步說明，暫態加速電路360可以包括邏輯電路、第一電流路徑以及第二電流路徑。邏輯電路具有兩輸入端、第一邏輯輸出端以及第二邏輯輸出端，邏輯電路之兩輸入端分別耦接於第一輸出端點302以及第二輸出端點303。第一電流路徑耦接於第一輸出端點302，且受控於第一邏輯輸出端之訊號；當邏輯電路判斷第一輸出端點302以及第二輸出端點303處於同一邏輯準位時，邏輯電路經由第一邏輯輸出端控制導通第一電流路徑，否則邏輯電路經由第一邏輯輸出端控制關閉第一電流路徑。第二電流路徑耦接於第二輸出端點，且受控於第二邏輯輸出端之訊號；當邏輯電路判斷第一輸出端點以及第二輸出端點處於同一邏輯準位時，邏輯電路經由第二邏輯輸出端控制導通第二電流路徑，否則邏輯電路經由第二邏輯輸出端控制關閉第二電流路徑。

例如電壓準位轉換電路300中，暫態加速電路360包括第五電晶體361、第六電晶體362、第一或閘363(OR gate)以及第二或閘364，其中第五電晶體361對應於前述之第一電流路徑，第六電晶體362對應於前述之第二電流路徑，且第一或閘363以及第二或閘364所形成之電路則對應於前述之邏輯電路。第一或閘363具有第一輸入端、第二輸入端以及輸出端(亦即第一邏輯輸出端)，其中第一或閘363之第一輸入端以及第二輸入端分別耦接於第二輸出端點303以及第一輸出端點302，且第一或閘363之輸出端訊號之電壓準位位於輸出準位區間之間。第五電晶體361之控制端耦接於第一或閘363之輸出端，且第五電晶體361之通道耦接於第一輸出端點302以及輸出參考電壓端370之間。第二或閘364具有第一輸入端、第二輸入端以及輸出端(亦即第二邏輯輸出端)，其中第二或閘364之第一輸入端以及第二輸入端分別耦接於第一輸出端點302以及第二輸出端點303，且第二或閘364之輸出端訊號之電壓準位位於輸出準位區間之間。第六電晶體362之控制端耦接於第二或閘364之輸出端，且第六電晶體362之通道耦接於第二輸出端點303以及輸出參考電壓端370之間。另外，第五電晶體361以及第六電晶體362可以是P型場效電晶體，但並不以此為限。

值得注意的是，在本實施例中，由於閂鎖電路340與輸入級電路320在正常電路操作下，第一輸出端點302以及第二輸出端點303只可能同時處於邏輯準位「0」，而不可能同時處於邏輯準位「1」，因此前述邏輯電路的功能，只需判斷第一輸出端點302以及第二輸出端點303是否處於相同的邏輯準位即可使電壓準位轉換電路300正常工作，例如第一或閘363以及第二或閘364亦可利用互斥或閘(eXclusive-OR，XOR)來替代，而達到相同之功效。互斥或閘之電路態樣以及在本實施例中的實施方式，對於本領域具有通常知識者，應在理解本發明所揭露的技術特徵與發明精神之後，即能輕易得知，故在此不另贅述。

玆說明暫態加速電路360之相關操作如下。當輸入端301發生正緣轉態，第一電晶體321之通道導通，而第二電晶體322之通道截止，且第一電晶體321開始對第一輸出端點302進行放電，並使其電壓由原本之輸出參考電壓端370之電壓，往接地電壓端375之電壓改變，亦即第一輸出端點302開始進行負緣轉態，因此也使得第四電晶體342之通道逐漸導通，開始對第二輸出端點303進行充電，亦即第二輸出端點303開始進行正緣轉態。當第一輸出端點302之電壓夠低，並使得第二或閘364判斷其第一輸入端訊號之邏輯準位為「0」，則第二或閘364輸出邏輯準位為「0」，並使第六電晶體362之通道導通，加速對第二輸出端點303之充電。由上述說明可知，暫態加速電路360可以改善習知技術中，第一輸出端點302以及第二輸出端點303之正緣轉態速度太慢的缺點，而且由於第一輸出端點302或第二輸出端點303進行負緣轉態時，第五電晶體361以及第六電晶體362之通道並未導通，因此也能在第三電晶體341以及第四電晶體342的設計上預留相當的餘裕，使得在考量操作電壓、製程變異以及操作溫度之後，電晶體101以及102之通道驅動能力仍保證能大於電晶體103以及104之通道驅動能力，而避免習知技術中第一輸出端點302或第二輸出端點303進行負緣轉態可能失效的問題。上述的電路特徵也使得電壓準位轉換電路300的電壓轉換範圍大於習知之電壓準位轉換電路100的電壓轉換範圍。

另外，由於第一或閘363以及第二或閘364之輸入端之連接點皆相同，因此若第一或閘363以及第二或閘364之二輸入端為對稱之設計，則當第二或閘364輸出邏輯準位「0」而將第六電晶體362之通道導通的同時，第一或閘363亦會輸出邏輯準位「0」而將第五電晶體361之通道導通。如此在前一段所敘述的情況中，將形成第一電晶體321之通道導通，第二電晶體322之通道截止，且第三電晶體341、第四電晶體342、第五電晶體361以及第六電晶體362形成正迴授時，第一輸出端點302的初始電壓略高於第二輸出端點303的初始電壓的情況。藉由對上述相關電晶體的尺寸進行適當的設計，仍能保證正常的使用情況，而又同時達到加快操作速度且加大電壓轉換範圍的優點。然而如果能對第一或閘363以及第二或閘364的電路態樣進行適當的調整，將能增加電壓準位轉換電路300對抗各種環境參數變異的設計餘裕，說明如下。

第4圖為本發明所揭露之暫態加速電路360中，第一或閘363或第二或閘364之一實施例之或閘400之電路圖。或閘400實現了或邏輯(OR logic)，亦即在穩態時，當或閘400的第一輸入端以及第二輸入端同時為邏輯準位「0」時，或閘400的輸出端為邏輯準位「0」，否則或閘400的輸出端為邏輯準位「1」。或閘400包括了反相器410、420以及反及閘430(NAND gate)，且或閘400刻意設計令其第二輸入端所耦接的反相器420具有較長的輸入端訊號與輸出端訊號之間的延遲時間，意即，或閘400之第二輸入端與或閘400之輸出端之間的延遲時間，大於或閘400之第一輸入端與或閘400之輸出端之間的延遲時間。例如反相器420具有較小的輸出驅動能力，或是必須驅動一個較大的電容性負載，因此其輸出訊號轉態的速度較慢。因此當或閘400之第二輸入端轉態時，需要較長的延遲時間之後，或閘400之輸出端方能對應地轉態；而當或閘400之第一輸入端轉態時，則只需要較短的延遲時間之後，或閘400之輸出端方能對應地轉態。

進一步說明，將或閘400應用於暫態加速電路360之第一或閘363以及第二或閘364，則當第一輸出端點302開始進行負緣轉態至其電壓夠低，使第一或閘363以及第二或閘364判斷第一輸出端點302之邏輯準位為「0」時，此時由於第一輸出端點302係耦接至第一或閘363之第二輸入端，因此一開始第一或閘363之輸出端並未發生轉態，故第五電晶體361之通道依舊為截止，又由於第一輸出端點302係耦接至第二或閘364之第一輸入端，因此第二或閘364之輸出端即反應轉態為邏輯準位「0」，使第六電晶體362之通道導通，因此加速了第二輸出端點303之正緣轉態。最理想設計為，在第二輸出端點303進行正緣轉態至夠高之電壓，使得第一或閘363以及第二或閘364判斷第二輸出端點303之邏輯準位為「1」之前，第一或閘363之輸出端仍舊未反應其第二輸入端之轉態，因此在此一暫態事件中始終並未將第五電晶體361之通道導通。綜而言之，以或閘400應用於暫態加速電路360之第一或閘363以及第二或閘364，不僅能保證第一輸出端點302以及第二輸出端點303能正確地進行負緣轉態，更能大大地增加第一輸出端點302以及第二輸出端點303正緣轉態的速度，因此為本發明所揭露之最佳實施例之一。最後，電壓準位轉換電路300更可以包括反相器380，耦接於第二輸出端點303與輸出端390之間，用以根據第二輸出端點303之訊號之邏輯準位產生一電壓準位轉換電路300之輸出數位邏輯訊號。反相器380可增加電壓準位轉換電路300之輸出驅動能力，並且調整輸出訊號之工作週期。

第5圖為本發明所揭露之第二實施例之電壓準位轉換電路500之電路圖。電壓準位轉換電路500包括輸入級電路520、閂鎖電路540以及暫態加速電路560。輸入級電路520、閂鎖電路540以及暫態加速電路560之組成及操作，可參考第3圖所揭露之電壓準位轉換電路300中，輸入級電路320、閂鎖電路340以及暫態加速電路360之相關說明，在此不另贅述。然而與暫態加速電路360比較，暫態加速電路560中，第一或閘563之第二輸入端以及第二或閘564之第二輸入端，係分別經由第一延遲電路565以及第二延遲電路566，分別耦接至第一輸出端點502以及第二輸出端點503，且第一延遲電路565以及第二延遲電路566的輸入數位邏輯訊號以及輸出數位邏輯訊號之間具有一延遲時間，因此第一或閘563以及第二或閘564只需以一般的或閘電路實現，就可以使得第一或閘563與第一延遲電路565的組合，或是第二或閘564與第二延遲電路566的組合，達到與第4圖中所揭露之或閘400一樣的效果，亦即能保證第一輸出端點502以及第二輸出端點503能正確地進行負緣轉態，更能大大地增加第一輸出端點502以及第二輸出端點503正緣轉態的速度。值得注意的是，第一延遲電路565以及第二延遲電路566之具體實施方式，為本領域具有通常知識者所習知，故在此不另贅述。

最後，電壓準位轉換電路500更可以包括反相器580，耦接於第二輸出端點503與輸出端590之間，用以根據第二輸出端點503之訊號之邏輯準位產生一電壓準位轉換電路500之輸出數位邏輯訊號。反相器580可增加電壓準位轉換電路500之輸出驅動能力，並且調整輸出訊號之工作週期。

第6圖為對應第二實施例之電壓準位轉換電路500之時序圖。時序610、620、630、640、650、660以及670分別對應於第一輸入訊號、第二輸入訊號、第一輸出端點502、第一或閘563之輸出端、第二輸出端點503、第二或閘564之輸出端、以及輸出端590之電壓時序，玆說明如下。在時間t1之前，第一輸入訊號以及第二輸入訊號所分別對應的時序610以及620各為數位邏輯「0」以及數位邏輯「1」。在時間t1時，輸入端510發生正緣轉態，而反相器520則據以產生第二輸入訊號，且數位邏輯轉換為「0」。此時第一電晶體521之通道開始導通，而雖然第三電晶體541之通道亦為導通，但設計上第一電晶體521之通道驅動能力較第三電晶體541強，因此第一輸出端點502所對應之時序630開始發生負緣轉態，直到時間t2時由於第一輸出端點502之電壓夠低，足以控制導通第四電晶體542之通道，因此第二輸出端點503，亦即其所對應之時序650開始發生正緣轉態。在時間t3，第一輸出端點502之電壓開始向下穿越第二或閘564的邏輯閥值(logic threshold)，亦即數位邏輯「0」以及數位邏輯「1」在電壓值上的分界判斷點，因此在時間t3之後，第二或閘564的輸出訊號轉態為數位邏輯「0」，使得第六電晶體562之通道導通，增加了第二輸出端點503的轉態速度，即如波形650所示；此時由於第一輸出端點502的轉態反應至第一或閘653的輸出端需要一定的延遲時間，因此第一輸出端點502的輸出並未反應轉態，如波形640所示；直到第二輸出端點503向上穿越第一或閘563的邏輯閥值後，第一或閘653的輸出端若仍未轉態，則將繼續維持在數位邏輯「1」，因此第五電晶體561之通道在此一暫態事件中未曾導通。而第一電晶體521、第三電晶體541、第四電晶體542以及第六電晶體562則形成強烈的正回授，使得第一輸出端點502以及第二輸出端點503分別轉態為數位邏輯「0」以及數位邏輯「1」。另外，由於第二延遲電路566的延遲作用，在時間t4時第二或閘564之輸出方才反應了第二輸出端點503的轉態，進而使第六電晶體562之通道截止；此時第二輸出端點503係已經轉態完成或接近轉態完成。接著，在時間t5、t6、t7以及t8所發生之電路動作，可以參考上述關於時間t1、t2、t3以及t4所發生之電路動作之說明，其不同處在於輸入端510發生負緣轉態；但由於電壓準位轉換電路500係為一對稱之電路態樣，因此本領域具有通常知識者，在了解關於時間t1、t2、t3以及t4所發生之電路動作之說明後，應能輕易得知時間t5、t6、t7以及t8所發生之電路動作。

由上述說明可知，第一延遲電路565以及第二延遲電路566的較佳設計方式，係為設計其延遲時間大於第一輸出端點502以及第二輸出端點503於暫態中同時處於同一邏輯準位之時間長度，例如在本實施例中，即為同時處於數位邏輯「0」的時間長度。如此，第五電晶體561以及第六電晶體562之通道並不會同時導通，亦即只會在第一輸出端點502以及第二輸出端點503進行正緣轉態的一側導通對應之第五電晶體561或是第六電晶體562之通道，因而加速了第一輸出端點502或是第二輸出端點503之正緣轉態，而又能保證電壓準位轉換電路500不發生失效。

進一步說明，波形670係為反相器580反應第二輸出端點503之訊號後，於輸出端590產生之訊號。由第6圖中可發現，本發明所揭露之電壓準位轉換電路，其第一輸出端點以及第二輸出端點之訊號能夠保持接近於輸入訊號之工作週期。例如波形610之第一輸入訊號之工作週期係為百分之五十，而波形630以及650之工作週期亦能接近百分之五十。因此，欲還原波形670之輸出訊號之工作週期為百分之五十，反相器580僅須進行微調即可，因此相比於習知電路，本發明所揭露之電壓準位轉換電路更能相容於操作電壓、製程變異以及操作溫度的變化，而維持輸出訊號之工作週期能相近於輸入訊號之工作週期。

第7圖為本發明所揭露之第三實施例之電壓準位轉換電路700之電路圖。電壓準位轉換電路700包括輸入級電路720、閂鎖電路740以及暫態加速電路760。輸入級電路720以及閂鎖電路740之組成及操作，可參考第3圖所揭露之電壓準位轉換電路300中，輸入級電路320以及閂鎖電路340之相關說明，在此不另贅述。暫態加速電路760包括第五電晶體761、第六電晶體762、第一反或閘763以及第二反或閘764。第一反或閘763具有第一輸入端、第二輸入端以及輸出端，其中第一反或閘763之第一輸入端以及第二輸入端分別耦接於第二輸出端點703以及第一輸出端點702，且第一反或閘763之輸出端訊號之電壓準位位於輸出準位區間之間。第五電晶體761之控制端耦接於第一反或閘763之輸出端，且第五電晶體761之通道耦接於第一輸出端點702以及輸出參考電壓端770之間。第二反或閘764具有第一輸入端、第二輸入端以及輸出端，其中第二反或閘764之第一輸入端以及第二輸入端分別耦接於第一輸出端點702以及第二輸出端點703，且第二反或閘764之輸出端訊號之電壓準位位於輸出準位區間之間。第六電晶體762之控制端耦接於第二反或閘764之輸出端，且第六電晶體762之通道耦接於第二輸出端點703以及輸出參考電壓端770之間。另外，第五電晶體761以及第六電晶體762可以是N型場效電晶體，但並不以此為限。相較於電壓準位轉換電路300以及500，電壓準位轉換電路700中之暫態加速電路760利用N型場效電晶體作為第五電晶體761以及第六電晶體762的好處，在於在一般的半導體製程中，N型場效電晶體較P型場效電晶體有更佳的操作速度，因此電壓準位轉換電路700有機會可以較小的尺寸，來得到與電壓準位轉換電路300以及500相同的操作速度。

另外，第一反或閘763以及第二反或閘764可以進行如下說明的設計，即第一反或閘763之第二輸入端與第一反或閘763之輸出端之間的延遲時間，大於第一反或閘763之第一輸入端與第一反或閘763之輸出端之間的延遲時間；且第二反或閘764之第二輸入端與第二反或閘764之輸出端之間的延遲時間，大於第二反或閘764之第一輸入端與第二反或閘764之輸出端之間的延遲時間。上述設計的優點，可以參考第4圖所揭露之或閘400之相關說明。本領域具有通常知識者，在了解或閘400之相關說明後，亦能輕易地了解本段所述之第一反或閘763以及第二反或閘764之設計實施例，不僅能保證第一輸出端點702以及第二輸出端點703能正確地進行負緣轉態，更能大大地增加第一輸出端點702以及第二輸出端點703正緣轉態的速度，故在此不另贅述。

值得注意的是，在本實施例中，由於閂鎖電路740與輸入級電路720在正常電路操作下，第一輸出端點702以及第二輸出端點703只可能同時處於邏輯準位「0」，而不可能同時處於邏輯準位「1」，因此第一反或閘763以及第二反或閘764的功能，只需判斷第一輸出端點702以及第二輸出端點703是否處於相同的邏輯準位即可使電壓準位轉換電路700正常工作，例如第一反或閘763以及第二反或閘764亦可利用互斥反或閘 (eXclusive-NOR，XNOR)來替代，而達到相同之功效。互斥反或閘之電路態樣以及在本實施例中的實施方式，對於本領域具有通常知識者，應在理解本發明所揭露的技術特徵與發明精神之後，即能輕易得知，故在此不另贅述。

第8圖為本發明所揭露之第四實施例之電壓準位轉換電路800之電路圖。電壓準位轉換電路800包括輸入級電路820、閂鎖電路840以及暫態加速電路860。輸入級電路820、閂鎖電路840以及暫態加速電路860之組成及操作，可參考第7圖所揭露之電壓準位轉換電路700中，輸入級電路720、閂鎖電路740以及暫態加速電路760之相關說明，在此不另贅述。然而與暫態加速電路760比較，暫態加速電路860中，第一反或閘863之第二輸入端以及第二反或閘864之第二輸入端，係分別經由第一延遲電路865以及第二延遲電路866，分別耦接至第一輸出端點802以及第二輸出端點803，且第一延遲電路865以及第二延遲電路866的輸入數位邏輯訊號以及輸出數位邏輯訊號之間具有一延遲時間，因此第一反或閘863以及第二反或閘864只需以一般的反或閘電路實現，就可以使得第一反或閘863與第一延遲電路865的組合，以及第二反或閘864與第二延遲電路866的組合，達到與第7圖中所揭露之第一反或閘763以及第二反或閘764一樣的效果，亦即能保證第一輸出端點702以及第二輸出端點703能正確地進行負緣轉態，更能大大地增加第一輸出端點702以及第二輸出端點703正緣轉態的速度。

雖然本發明之實施例揭露如上所述，然並非用以限定本發明，任何熟習相關技藝者，在不脫離本發明之精神和範圍內，舉凡依本發明申請範圍所述之形狀、構造、特徵及數量當可做些許之變更，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。

300‧‧‧電壓準位轉換電路

301‧‧‧輸入端

302‧‧‧第一輸出端點

303‧‧‧第二輸出端點

310‧‧‧輸入參考電壓端

320‧‧‧輸入級電路

321‧‧‧第一電晶體

322‧‧‧第二電晶體

330、380‧‧‧反相器

340‧‧‧閂鎖電路

341‧‧‧第三電晶體

342‧‧‧第四電晶體

360‧‧‧暫態加速電路

361‧‧‧第五電晶體

362‧‧‧第六電晶體

363‧‧‧第一或閘

364‧‧‧第二或閘

370‧‧‧輸出參考電壓端

375‧‧‧接地電壓端

390‧‧‧輸出端

Claims

一種電壓準位轉換電路，包含：一輸入級電路，用以接收一第一輸入訊號以及一第二輸入訊號，其中該第一輸入訊號以及該第二輸入訊號之電壓準位位於一輸入準位區間之間，且該第一輸入訊號以及該第二輸入訊號互為反相；一閂鎖電路，與該輸入級電路耦接於一第一輸出端點以及一第二輸出端點，該閂鎖電路與該輸入級電路依據該第一輸入訊號以及該第二輸入訊號決定該第一輸出端點以及該第二輸出端點之穩態準位，其中該第一輸出端點以及該第二輸出端點之電壓準位位於一輸出準位區間之間，且該輸出準位區間係由一輸出參考電壓端之電壓以及一接地電壓端之電壓定義；以及一暫態加速電路，耦接於該第一輸出端點以及該第二輸出端點，當該暫態加速電路判斷該第一輸出端點以及該第二輸出端點處於同一邏輯準位時，該暫態加速電路加快該第一輸出端點或該第二輸出端點之轉態速度，其中該暫態加速電路包含：一邏輯電路，具有兩輸入端、一第一邏輯輸出端以及一第二邏輯輸出端，該邏輯電路之兩輸入端分別耦接於該第一輸出端點以及該第二輸出端點；一第一電流路徑，耦接於該第一輸出端點，且受控於該第一邏輯輸出端之訊號，當該邏輯電路判斷該第一輸出端點以及該第二輸出端點處於同一邏輯準位時，該邏輯電路經由該第一邏輯輸出端控制導通該第一電流路徑，否則該邏輯電路經由該第一邏輯輸出端控制關閉該第一電流路徑；以及一第二電流路徑，耦接於該第二輸出端點，且受控於該第二邏輯輸出端之訊號，當該邏輯電路判斷該第一輸出端點以及該第二輸出端點處於同一邏輯準位時，該邏輯電路經由該第二邏輯輸出端控制導通該第二電流路徑，否則該邏輯電路經由該第二邏輯輸出端控制關閉該第二電流路徑。
如請求項第1項所述之電壓準位轉換電路，其中該輸入級電路包含：一第一電晶體，其控制端用以接收該第一輸入訊號，且其通道耦接於該第一輸出端點以及該接地電壓端之間；一第二電晶體，其控制端用以接收該第二輸入訊號，且其通道耦接於該第二輸出端點以及該接地電壓端之間；該閂鎖電路包含：一第三電晶體，其控制端耦接於該第二輸出端點，且其通道耦接於該第一輸出端點以及該輸出參考電壓端之間；以及一第四電晶體，其控制端耦接於該第一輸出端點，且其通道耦接於該第二輸出端點以及該輸出參考電壓端之間。
如請求項第2項所述之電壓準位轉換電路，其中該第一電晶體以及該第二電晶體係為N型場效電晶體，且該第三電晶體以及該第四電晶體係為P型場效電晶體。
如請求項第1項所述之電壓準位轉換電路，其中該輸入準位區間小於該輸出準位區間。
如請求項第1項所述之電壓準位轉換電路，其中該輸入準位區間大於該輸出準位區間。
一種電壓準位轉換電路，包含：一輸入級電路，用以接收一第一輸入訊號以及一第二輸入訊號，其中該第一輸入訊號以及該第二輸入訊號之電壓準位位於一輸入準位區間之間，且該第一輸入訊號以及該第二輸入訊號互為反相；一閂鎖電路，與該輸入級電路耦接於一第一輸出端點以及一第二輸出端點，該閂鎖電路與該輸入級電路依據該第一輸入訊號以及該第二輸入訊號決定該第一輸出端點以及該第二輸出端點之穩態準位，其中該第一輸出端點以及該第二輸出端點之電壓準位位於一輸出準位區間之間，且該輸出準位區間係由一輸出參考電壓端之電壓以及一接地電壓端之電壓定義；以及一暫態加速電路，耦接於該第一輸出端點以及該第二輸出端點，當該暫態加速電路判斷該第一輸出端點以及該第二輸出端點處於同一邏輯準位時，該暫態加速電路加快該第一輸出端點或該第二輸出端點之轉態速度，其中該暫態加速電路包含：一第一或閘，具有第一輸入端、第二輸入端以及輸出端，其中該第一或閘之第一輸入端以及第二輸入端分別耦接於該第二輸出端點以及該第一輸出端點，且該第一或閘之輸出端訊號之電壓準位位於該輸出準位區間之間；一第五電晶體，其控制端耦接於該第一或閘之輸出端，且其通道耦接於該第一輸出端點以及該輸出參考電壓端之間；一第二或閘，具有第一輸入端、第二輸入端以及輸出端，其中該第二或閘之第一輸入端以及第二輸入端分別耦接於該第一輸出端點以及該第二輸出端點，且該第二或閘之輸出端訊號之電壓準位位於該輸出準位區間之間；以及一第六電晶體，其控制端耦接於該第二或閘之輸出端，且其通道耦接於該第二輸出端點以及該輸出參考電壓端之間。
如請求項第6項所述之電壓準位轉換電路，其中該第五電晶體以及該第六電晶體係為P型場效電晶體。
如請求項第6項所述之電壓準位轉換電路，其中該第一或閘之第二輸入端與該第一或閘之輸出端之間的延遲時間，大於該第一或閘之第一輸入端與該第一或閘之輸出端之間的延遲時間；且該第二或閘之第二輸入端與該第二或閘之輸出端之間的延遲時間，大於該第二或閘之第一輸入端與該第二或閘之輸出端之間的延遲時間。
如請求項第6項所述之電壓準位轉換電路，其中該第一或閘之第二輸入端係經由一第一延遲電路耦接至該第一輸出端點，且該第二或閘之第二輸入端係經由一第二延遲電路耦接至該第二輸出端點，其中該第一延遲電路以及該第二延遲電路的輸入數位邏輯訊號以及輸出數位邏輯訊號之間具有一延遲時間。
如請求項第9項所述之電壓準位轉換電路，其中該延遲時間係大於該第一輸出端點以及該第二輸出端點於暫態中同時處於同一邏輯準位之時間長度。
一種電壓準位轉換電路，包含：一輸入級電路，用以接收一第一輸入訊號以及一第二輸入訊號，其中該第一輸入訊號以及該第二輸入訊號之電壓準位位於一輸入準位區間之間，且該第一輸入訊號以及該第二輸入訊號互為反相；一閂鎖電路，與該輸入級電路耦接於一第一輸出端點以及一第二輸出端點，該閂鎖電路與該輸入級電路依據該第一輸入訊號以及該第二輸入訊號決定該第一輸出端點以及該第二輸出端點之穩態準位，其中該第一輸出端點以及該第二輸出端點之電壓準位位於一輸出準位區間之間，且該輸出準位區間係由一輸出參考電壓端之電壓以及一接地電壓端之電壓定義；以及一暫態加速電路，耦接於該第一輸出端點以及該第二輸出端點，當該暫態加速電路判斷該第一輸出端點以及該第二輸出端點處於同一邏輯準位時，該暫態加速電路加快該第一輸出端點或該第二輸出端點之轉態速度，其中該暫態加速電路包含：一第一反或閘，具有第一輸入端、第二輸入端以及輸出端，其中該第一或閘之第一輸入端以及第二輸入端分別耦接於該第二輸出端點以及該第一輸出端點，且該第一或閘之輸出端訊號之電壓準位位於該輸出準位區間之間；一第五電晶體，其控制端耦接於該第一反或閘之輸出端，且其通道耦接於該第一輸出端點以及該輸出參考電壓端之間；一第二反或閘，具有第一輸入端、第二輸入端以及輸出端，其中該第二反或閘之第一輸入端以及第二輸入端分別耦接於該第一輸出端點以及該第二輸出端點，且該第二反或閘之輸出端訊號之電壓準位位於該輸出準位區間之間；以及一第六電晶體，其控制端耦接於該第二反或閘之輸出端，且其通道耦接於該第二輸出端點以及該輸出參考電壓端之間。
如請求項第11項所述之電壓準位轉換電路，其中該第五電晶體以及該第六電晶體係為N型場效電晶體。
如請求項第11項所述之電壓準位轉換電路，其中該第一反或閘之第二輸入端與該第一反或閘之輸出端之間的延遲時間，大於該第一反或閘之第一輸入端與該第一反或閘之輸出端之間的延遲時間；且該第二反或閘之第二輸入端與該第二反或閘之輸出端之間的延遲時間，大於該第二反或閘之第一輸入端與該第二反或閘之輸出端之間的延遲時間。
如請求項第11項所述之電壓準位轉換電路，其中該第一反或閘之第二輸入端係經由一第一延遲電路耦接至該第一輸出端點，且該第二反或閘之第二輸入端係經由一第二延遲電路耦接至該第二輸出端點，其中該第一延遲電路以及該第二延遲電路的輸入數位邏輯訊號以及輸出數位邏輯訊號之間具有一延遲時間。
如請求項第14項所述之電壓準位轉換電路，其中該延遲時間係大於該第一輸出端點以及該第二輸出端點於暫態中同時處於同一邏輯準位之時間長度。