TWI521517B - 非揮發性記憶體及其操作方法 - Google Patents

Description

非揮發性記憶體及其操作方法

本發明是有關於一種非揮發性記憶體及其操作方法，且特別是有關於一種每一位元具有兩相鄰之記憶胞的非揮發性記憶體之裝置及其操作方法。

隨著電子產品如電腦、家電產品、可攜式通訊產品及車用電子的發展，記憶體已經廣泛地使用於日常生活中。根據記憶體之供應電源中斷後的儲存能力不同，可大致將記憶體區分為揮發性記憶體與非揮發性記憶體。當供應電流終止後，儲存在記憶體裡面的資料會消失者稱為揮發性記憶體。相對地，當供應電流終止後，儲存在記憶體裡面的資料不會消失者，稱為非揮發性記憶體。

不論是揮發性記憶體或非揮發性記憶體，具有高度奈受性(Endurance)、長久的資料保存(Data Retention)之特性以及更為長久的記憶體使用壽命才能符合市場的需求，並符合例如係車用電子或工業規格等較為嚴格的標準。

本發明係有關於一種非揮發性記憶體及其操作方法，藉由每一位元具有兩相鄰之記憶胞的結構設計，操作時可以對兩相鄰之記憶胞給予不同極性之電荷，以增加記 憶體之感測邊界。

根據本發明之第一方面，提出一種非揮發性記憶體的操作方法，方法包括以下步驟。提供具有複數個記憶胞之一非揮發性記憶體，記憶胞中兩個相鄰之記憶胞對應至一位元，兩個相鄰之記憶胞包括一基板、一第一摻雜區及一另一第一摻雜區、一第二摻雜區設於第一摻雜區及另一第一摻雜區之間、一電荷捕捉層、一控制閘極設於電荷捕捉層上、一第一位元線耦接至第一摻雜區、一源極線耦接至第二摻雜區及一第二位元線耦接至另一第一摻雜區，其中，第一位元線及第二位元線不相同，一第一通道形成於第一摻雜區及第二摻雜區之間，且一第二通道形成於第二摻雜區及另一第一摻雜區之間，電荷捕捉層設於第一通道及第二通道上。編程兩個相鄰之記憶胞，編程步驟包括以下步驟。施加一第一正電壓至介於第一摻雜區及第二摻雜區之控制閘極。施加一第一負電壓至第二摻雜區及另一第一摻雜區之控制閘極，及施加一第一電壓至源極線，使得源極線之電位大於第一位元線及第二位元線之電位。

根據本發明之第二方面，提出一種非揮發性記憶體，具有複數個記憶胞，記憶胞中兩個相鄰之記憶胞對應至一位元，兩個相鄰之記憶胞包括基板、第一摻雜區及一另一第一摻雜區、第二摻雜區、電荷捕捉層、控制閘極、第一位元線、源極線及第二位元線。第一摻雜區及一另一第一 摻雜區係設於基板的表面區域。第二摻雜區設於第一摻雜區及另一第一摻雜區之間，一第一通道形成於第一摻雜區及第二摻雜區之間，且一第二通道形成於第二摻雜區及另一第一摻雜區之間。電荷捕捉層設於第一通道及第二通道上。控制閘極設於電荷捕捉層上。第一位元線耦接至第一摻雜區。源極線耦接至第二摻雜區。第二位元線耦接至另一第一摻雜區，第一位元線及第二位元線不相同。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

請參考第1A圖，其繪示一種非揮發性記憶體10的局部佈線圖。非揮發性記憶體10具有複數個記憶胞，例如係記憶胞100a及記憶胞100b，兩個相鄰之記憶胞100a及記憶胞100b對應至一位元100。

第1B圖繪示如第1A圖之位元100，沿1-1切線之剖面圖。請同時參考第1A~1B圖，於一位元100中，非揮發性記憶體10之兩個相鄰之記憶胞100a及記憶胞100b的結構，可包括基板102、介電層103a、介電層103b、第一摻雜區104a、第二摻雜區104b及另一第一摻雜區104c、氧化層1050、氧化層1052、氧化層1054、氧化層1056、電荷捕捉層106a、電荷捕捉層106b、間隙壁107a、間隙壁107b、控制閘極108a及控制閘極108b。

介電層103a及介電層103b例如係閘極介電層。第一摻雜區104a及另一第一摻雜區104c，設於基板102的表 面區域。第二摻雜區104b設於第一摻雜區104a及另一第一摻雜區之間104c。第一摻雜區及第二摻雜區之間可形成一第一通道，且第二摻雜區104b及另一第一摻雜區104c之間可形成一第二通道，第一通道及第二通道可用以使電荷通過。

電荷捕捉層106a及電荷捕捉層106b，係分別設於第一通道及第二通道上。控制閘極108a及控制閘極108b，係分別設於電荷捕捉層106a及電荷捕捉層106b上。換句話說，控制閘極108a設於第一通道上，且控制閘極108b設於第二通道上。間隙壁107a可包括氧化層1070及氮化層1074，且間隙壁107b可包括氧化層1072及氮化層1076，氮化層1074及氮化層1076例如可包括氮化矽。

如第1A圖所示，於一實施例中，第一字線WL0、第二字線WL0B、第三字線WL1及第四字線WL1B係依序設置。控制閘極108a係耦接至第一字線WL0，控制閘極108b係耦接至一第二字線WL0B，而且，第一字線WL0與第二字線WL0B係相鄰設置。

第一位元線BL0、第二位元線BL0B、第三位元線BL1及第四位元線BL1B係依序設置，且第一字線WL0、第二字線WL0B、第三字線WL1及第四字線WL1B，實質上垂直於第一位元線BL0、第二位元線BL0B、第三位元線BL1及第四位元線BL1B。第一位元線BL0耦接至第一摻雜區104a，源極線SL0耦接至第二摻雜區104b，第二位元線BL0B耦接至另一第一摻雜區104a，源極線SL0係設置第一位元線BL0及第二位元線BL0B之間，第一位元線BL0及第二位元 線BL0B不相同。

於一實施例中，第一摻雜區104a及另一第一摻雜區104c例如係汲極區，第二摻雜區例如係源極區104b，此時，兩個相鄰之記憶胞100a及記憶胞100b具有相同之源極區104b。

如第1A圖所示，另兩個相鄰之記憶胞110a及記憶胞110b對應至一另一位元110，另兩個相鄰之記憶胞110a及記憶胞110b包括第三位元線BL1、第四位元線BL1B及另一源極線SL1，源極線SL1設於第三位元線BL1及第四位元線BL1B之間。第三位元線BL1與第二位元線BL0B係相鄰設置。

於第1B圖中，係以捕捉式(Local trap ONO)氧化物-氮-氧化物記憶胞100a及記憶胞100b為例作繪示，但不限此。電荷捕捉層106a及電荷捕捉層106b可包括氮化物(例如係氮化矽)。如第1B圖之局部放大圖所示，氧化層1050、電荷捕捉層106a及氧化層1052可構成氧-氮-氧(ONO)結構105a。氧化層1054、電荷捕捉層106b及氧化層1056可構成氧-氮-氧(ONO)結構105b。

記憶胞100a及記憶胞100b的形式不限於此，於其他實施例中，記憶胞100a及記憶胞100b可以係矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞或浮動閘極式(Floating Gate)記憶胞。當記憶胞100a及記憶胞100b係局部捕捉式氧化物-氮-氧化物記憶胞或矽-氧化物-氮化物-氧化物- 矽記憶胞時，電荷捕捉層106a及電荷捕捉層106b可包括氮化物。當記憶胞100a及記憶胞100b係浮動閘極式記憶胞時，電荷捕捉層106a及電荷捕捉層106b可包括多晶矽。

電荷捕捉層106a及電荷捕捉層106b的結構不限，舉例來說，電荷捕捉層106a可以係兩個局部L型層，分別鄰近於第一摻雜區104a與第二摻雜區104b設置，也可以係是單一平面層設置於第一摻雜區104a與第二摻雜區104b之間，或是多個微顆粒或其他微結構排列於第一摻雜區104a與第二摻雜區104b之間，並不作限制。

以下舉例說明依照本發明不同實施例之記憶體10的操作方法。於寫入、抹除及讀取步驟中，施加於位元線、字線及源極線的電壓範圍，係列舉於表一。寫入及抹除步驟中，電荷捕捉層106a及電荷捕捉層106b所捕獲的電子或電洞的形式，以及讀取步驟中通道上的電子流方向，係列舉於表二。

於表一中，基底(Bulk)之電位例如係0V，並僅列出寫入、抹除及讀取步驟時，所需施加至選擇到的位元100的電壓條件。若要寫入、抹除及讀取更多位元數，例如係8位元之字元組(Byte)或1024位元時，所欲寫入的其他位元線、字線及源極線，可以依照WL0、WL0B、BL0、BL0B及SL0的規則，施予電壓。

第1B圖繪示於編程步驟時，位元100之記憶胞100a及 記憶胞100b的操作方式示意圖。請同時參考第1B圖及表一~表二，當執行編程步驟時，以編程一位元100中兩個相鄰之記憶胞100a及記憶胞100b時，可以施加一第一正電壓(5~10V)至介於第一摻雜區104a及第二摻雜區104b之間的控制閘極108a。並且，可施加一第一負電壓(-4~-10V)至設置於第二摻雜區104b及另一第一摻雜區104c之間的控制閘極108b，第一正電壓與第一負電壓可以同時施加。

施加0V之電位至第一位元線BL0，施加0V或浮置之電位至第二位元線BL0B，且施加一第一電壓(4~8V)至源極線，使得源極線SL0之電位大於第一位元線BL0及第二位元線BL0B之電位。如此一來，編程兩個相鄰之記憶胞100a及記憶胞100b時，第一通道上之電荷捕捉層106a係執行通道熱電子注入(channel hot electron)步驟，且第二通道上之電荷捕捉層106b係執行能隙到能隙產生的熱電洞(band to band induced hot hole)步驟。

請繼續參考表一~表二及第1B圖，執行抹除步驟時，需要中和第1B圖之編程步驟下，記憶胞100a所捕獲之電子。因此，需要施加第二負電壓(例如係-4~-10V)至控制閘極108a。施加4V~8V之第二電壓至源極線SL0，且施加0V或浮置電位至第一位元線BL0及第二位元線，使得源極線SL0之電位大於第一位元線BL0及第二位元線BL0B之電位。如此一來，抹除兩個相鄰之記憶胞100a及 記憶胞100b時，可於第一通道上之電荷捕捉層106a，執行能隙到能隙產生的熱電洞步驟，以中和如第1B圖所示，於編程時電荷捕捉層106a所捕獲的電子。

由於記憶胞對於電洞較不敏感，因此，於抹除步驟時，是否注入電子以中和捕獲於電荷捕捉層106b之電洞並不影響抹除的結果。因此，施加電壓至控制閘極108b時，有三種電壓條件可以選擇，可以施加例如係5V~10V之第二正電壓(條件1)、例如係-4~-10V第三負電壓(條件2)或例如係0V之電壓(條件3)任一者至控制閘極108b。換句話說，於第二通道上之電荷捕捉層106b，可執行通道熱電子注入步驟(條件1)，以中和編程時電荷捕捉層106b所捕獲的電洞；或者，可於第二通道上之電荷捕捉層106b引起電洞(條件2)或不作用(條件3)。

請繼續參考表一~表二及第1B圖，執行讀取步驟以讀取兩個相鄰之記憶胞100a及記憶胞100b時，可以施加一較低位準之第三電壓(例如係介於1.8~3.3V)至控制閘極108a。並且，可以施加較低位準之第四電壓(例如係介於1.8~3.3V)至介於第二摻雜區104b及另依第一摻雜區104c之控制閘極108b。施加低位準之第五電壓(例如係介於0.3~1.2V)至第一位元線BL0，且施加第六電壓(例如係0V)至第二位元線BL0B，使得第一位元線BL0及第二位元線BL0B之電位大於源極線SL0之電位。

第三電壓及第四電壓皆係介於1.8V至3.3V，且第三 電壓及第四電壓可以相同或不同。第五電壓及第六電壓係介於0.3V至1.2V，且第五電壓及第六電壓可以相同或不同。於一實施例中，每一位元內已編程之兩相鄰的記憶胞100a及記憶胞100b在讀取步驟中，係產生一電子流由第二摻雜區104b經第一通道朝第一摻雜區104a之方向傳遞，且產生一另一電子流由第二摻雜區104b經第二通道朝另一第一摻雜區104c之方向傳遞，其中，第一通道上的電子流係小於第二通道上之另一電子流。

第2圖繪示依照本發明一實施例之非揮發性記憶體10的電路示意圖。於第2圖中，與第1A~1B圖之非揮發性記憶體10相同的元件係以相同符號表示，容此不再贅述。第3圖繪示如第2圖之感測放大器120的電路示意圖。

請參考第2~3圖，非揮發性記憶體10的位元線BL0、位元線BL0B、位元線BL1及位元線BL1B係耦接至一感測放大器120。感測放大器120例如係一比較器，可依據位元線BL1之輸出電流及位元線BL1B之輸出電流做比較，並輸出一電壓，對應於高位準或低位準之比較結果，將接收到的電流訊號轉換為0或1之數位訊號。

第4圖繪示依照本發明一實施例之感測邊界(Sensing Margin)的示意圖。請參考第2及4圖，於編程狀態下，位元線BL之輸出電流係曲線Sp_t，位元線BLB之輸出電流係曲線S_e。橫軸座標係繪示電流值，縱軸座標係感測器記憶體時讀出的位元數。由於編程及抹除步驟時，記憶胞100a及記憶胞100b分別捕獲電子或電洞，也就是說，記憶胞100a及記憶胞100b所捕獲之載子電性相反。因此， 位元線BL1及位元線BL1B之輸出電流的電流差距較大。因此，位元線BL1及位元線BL1B之間的感測邊界也變大。

舉例來說，位元線BL1之輸出電流及位元線BL1B之輸出電流，分別係5 μ安培(A)與50 μA，此時，感測邊界可以係45 μA。因此，可提高讀取速度。並且，每次的讀寫過程中，都會使記憶體發生裂化，也就是感測邊界S的距離縮小。因此，較大的感測邊界S可提供在較大的空間裂化，進而提升記憶體可讀寫的次數及壽命。相較於傳統的記憶體，可達到大約2倍以上的可靠度(reliability)。

綜上所述，本發明上述實施例之記憶體10中，每一位元包括兩個相鄰之記憶胞。於一實施例中，藉由兩個相鄰之記憶胞在編程與抹除的步驟中，電荷捕獲區之載子(例如係電子或電洞)的電性相反，可使讀取記憶胞之讀取速度加快。此外，由於兩個相鄰之記憶胞捕獲之電性相反，可以產生較大的感測邊界，使得記憶體的壽命更長，耐受性(endurance)更佳，且資料儲存的時間(data retention)也可以更久。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧非揮發性記憶體

100、110‧‧‧位元

100a、100b、110a、110b‧‧‧記憶胞

102‧‧‧基板

103a、103b‧‧‧介電層

104a、104b、104c‧‧‧摻雜區

1050、1052、1054、1056、1070、1072‧‧‧氧化層

105a、105b‧‧‧氧-氮-氧結構

106a、106b‧‧‧電荷捕捉層

1074、1076‧‧‧氮化層

107a、107b‧‧‧間隙壁

108a、108b‧‧‧控制閘極

120‧‧‧感測放大器

1-1‧‧‧切線

WL0、WL0B、WL1、WL1B、WL2、WL2B、WL3、WL3B‧‧‧字 線

BL0、BL0B、BL1、BL1B、BL、BLB‧‧‧位元線

SL0、SL1‧‧‧源極線

Sp_t、S_e‧‧‧曲線

S‧‧‧感測邊界

Vout‧‧‧電壓

第1A圖，其繪示依照本發明一實施例之一種非揮發性記憶體的局部佈線圖。

第1B圖繪示如第1A圖之位元沿1-1切線之剖面圖。

第2圖繪示依照本發明一實施例之非揮發性記憶體的電路示意圖。

第3圖繪示如第2圖之感測放大器的電路示意圖。

第4圖繪示依照本發明一實施例之記憶體感測邊界(Sensing Margin)的示意圖。

100‧‧‧位元

100a、100b‧‧‧記憶胞

102‧‧‧基板

103a、103b‧‧‧介電層

104a、104b、104c‧‧‧摻雜區

1050、1052、1054、1056、1070、1072‧‧‧氧化層

105a、105b‧‧‧氧-氮-氧結構

106a、106b‧‧‧電荷捕捉層

1074、1076‧‧‧氮化層

107a、107b‧‧‧間隙壁

108a、108b‧‧‧控制閘極

BL0、BL0B‧‧‧位元線

SL0‧‧‧源極線

Claims (20)

1. 一種非揮發性記憶體的操作方法，包括：提供具有複數個記憶胞之一非揮發性記憶體，該些記憶胞中兩個相鄰之記憶胞對應至一位元，該兩個相鄰之記憶胞包括一基板、一第一摻雜區及一另一第一摻雜區、一第二摻雜區設於該第一摻雜區及該另一第一摻雜區之間、一電荷捕捉層、一控制閘極設於該電荷捕捉層上、一第一位元線耦接至該第一摻雜區、一源極線耦接至該第二摻雜區及一第二位元線耦接至該另一第一摻雜區，其中，該第一位元線及該第二位元線不相同，一第一通道形成於該第一摻雜區及該第二摻雜區之間，且一第二通道形成於該第二摻雜區及該另一第一摻雜區之間，該電荷捕捉層設於該第一通道及該第二通道上；以及編程該兩個相鄰之記憶胞，包括：施加一第一正電壓至介於該第一摻雜區及該第二摻雜區之該控制閘極；施加一第一負電壓至該第二摻雜區及該另一第一摻雜區之該控制閘極；及施加一第一電壓至該源極線，使得該源極線之電位大於該第一位元線及該第二位元線之電位。
2. 如申請專利範圍第1項所述之非揮發性記憶體的操作方法，其中該第一正電壓與該第一負電壓係同時施加。
3. 如申請專利範圍第1項所述之非揮發性記憶體的 操作方法，其中於編程該兩個相鄰之記憶胞之步驟中，該第一通道上之該電荷捕捉層係執行通道熱電子注入步驟，且該第二通道上之該電荷捕捉層係執行能隙到能隙產生的熱電洞步驟。
4. 如申請專利範圍第1項所述之非揮發性記憶體的操作方法，更包括抹除該兩個相鄰之記憶胞，該抹除步驟包括：施加一第二負電壓至介於該第一摻雜區及該第二摻雜區之該控制閘極；及施加一第二正電壓、一第三負電壓或0V電壓至介於該另一第一摻雜區及該第二摻雜區之該控制閘極；以及施加一第二電壓至該源極線，使得該源極線之電位大於該第一位元線及該第二位元線之電位。
5. 如申請專利範圍第4項所述之非揮發性記憶體的操作方法，其中該第一正電壓及該第二正電壓係介於5V至10V，該第一負電壓、第二負電壓及該第三負電壓係介於-4V至-10V，且該第一電壓及該第二電壓係介於4V至8V。
6. 如申請專利範圍第4項所述之非揮發性記憶體的操作方法，其中於抹除該兩個相鄰之記憶胞之步驟中，該第一通道上之該電荷捕捉層係執行能隙到能隙產生的熱電洞步驟。
7. 如申請專利範圍第1項所述之非揮發性記憶體的操作方法，更包括讀取該兩個相鄰之記憶胞，該讀取步驟 包括：施加一第三電壓至介於該第一摻雜區及該第二摻雜區之該控制閘極；施加一第四電壓至介於該第二摻雜區及該另一第一摻雜區之該控制閘極；以及施加一第五電壓至該第一位元線，且施加一第六電壓至該第二位元線，使得該第一位元線及該第二位元線之電位大於該源極線之電位。
8. 如申請專利範圍第7項所述之非揮發性記憶體的操作方法，其中該第三電壓及該第四電壓係介於1.8V至3.3V，該第五電壓及該第六電壓係介於0.3V至1.2V。
9. 如申請專利範圍第7項所述之非揮發性記憶體的操作方法，其中於該讀取步驟中，係產生複數個電子，由該第二摻雜區經該第一通道朝該第一摻雜區之方向傳遞，且由該第二摻雜區經該第二通道朝該另一第一摻雜區之方向傳遞。
10. 如申請專利範圍第1項所述之非揮發性記憶體的操作方法，更包括：提供一感測放大器，耦接於該第一位元線及該第二位元線；以及該感測放大器依據該第一位元線之輸出電流及該第二位元線之輸出電流，輸出有關於高位準或低位準之一比較結果。
11. 如申請專利範圍第1項所述之非揮發性記憶體 的操作方法，其中於提供該非揮發性記憶體中，該些記憶胞係局部捕捉式氧化物-氮-氧化物記憶胞、矽-氧化物-氮化物-氧化物-矽記憶胞或浮動閘極式記憶胞。
12. 一種非揮發性記憶體，具有複數個記憶胞，該些記憶胞中兩個相鄰之記憶胞對應至一位元，該兩個相鄰之記憶胞包括：一基板；一第一摻雜區及一另一第一摻雜區，設於該基板的表面區域；一第二摻雜區設於該第一摻雜區及該另一第一摻雜區之間，一第一通道形成於該第一摻雜區及該第二摻雜區之間，且一第二通道形成於該第二摻雜區及該另一第一摻雜區之間；一電荷捕捉層設於該第一通道及該第二通道上；一控制閘極設於該電荷捕捉層上；一第一位元線耦接至該第一摻雜區；一源極線耦接至該第二摻雜區；以及一第二位元線耦接至該另一第一摻雜區，該第一位元線及該第二位元線不相同。
13. 如申請專利範圍第12項所述之非揮發性記憶體，其中該電荷捕捉層包括氮化物或多晶矽。
14. 如申請專利範圍第12項所述之非揮發性記憶體，其中該些記憶胞係局部捕捉式氧化物-氮-氧化物記憶胞、矽-氧化物-氮化物-氧化物-矽記憶胞或浮動閘極式記 憶胞。
15. 如申請專利範圍第12項所述之非揮發性記憶體，其中該第一摻雜區及該另一第一摻雜區係汲極區，且該第二摻雜區係源極區。
16. 如申請專利範圍第12項所述之非揮發性記憶體，其中該源極線係設置該第一位元線及該第二位元線之間。
17. 如申請專利範圍第12項所述之非揮發性記憶體，其中該兩個相鄰之記憶胞具有相同之源極區。
18. 如申請專利範圍第12項所述之非揮發性記憶體，更包括一感測放大器，耦接於該第一位元線及該第二位元線，用以依據該第一位元線之輸出電流及該第二位元線之輸出電流，輸出有關於高位準或低位準之一比較結果。
19. 如申請專利範圍第12項所述之非揮發性記憶體，其中，該些記憶胞中一另兩個相鄰之記憶胞對應至一另一位元，該另兩個相鄰之記憶胞包括：一第三位元線及一第四位元線；以及一另一源極線，設於該第三位元線及該第四位元線之間，其中，該第三位元線與該第二位元線係相鄰設置。
20. 如申請專利範圍第12項所述之非揮發性記憶體，其中該控制閘極包括設於該第一通道上之控制閘極及設於該第二通道上之控制閘極，且該設於該第一通道上之控制閘極係耦接至一第一字線，該設於該第二通道上之控 制閘極係耦接至一第二字線，該第一字線與該第二字線係相鄰設置。