TWI514400B - 記憶體裝置修護技術 - Google Patents

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TWI514400B
TWI514400B TW102125077A TW102125077A TWI514400B TW I514400 B TWI514400 B TW I514400B TW 102125077 A TW102125077 A TW 102125077A TW 102125077 A TW102125077 A TW 102125077A TW I514400 B TWI514400 B TW I514400B
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Eric L Pope
Reza M Bacchus
Guy E Mcswain
Joseph William Fahy
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Hewlett Packard Development Co
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Description

記憶體裝置修護技術
本發明係有關於記憶體裝置修護技術。
 發明背景
半導體記憶體裝置一般被使用於儲存關於系統各種操作之資料的目的之一電腦系統中。該記憶體裝置可被封裝作為一半導體封裝中之一單元以形成一"記憶體晶片"，並且許多此等晶片可以一模組形式(例如，一雙列直插式記憶體模組(DIMM))被組裝在一起，以至於許多模組可形成，例如，電腦系統之系統記憶體。大體上，為了存取一特定記憶體裝置之目的，控制、資料以及位址信號被提供至該裝置之外部端點並且利用該電腦系統之一記憶體控制器而被產生。
如一範例，一型式之記憶體裝置是一同步動態隨機存取記憶體(SDRAM)，其回應於控制、資料以及位址信號(其是同步於一時脈信號之信號)。就這點而言，對於一SDRAM記憶體裝置，資料信號使用時脈信號之正向進行及/或負向進行斜率而被通訊至以及自該裝置。對於一單一資料率SDRAM，該資料可於每個時脈信號週期被脈動一次。 對於一雙重資料率(DDR)SDRAM記憶體裝置，相對至單一速率SDRAM，資料可在時脈信號之正向進行以及負向進行兩邊緣上被脈動，因而產生二倍之資料率。
依據本發明之一實施例，係特地提出一種方法，其包括下列步驟：在一電腦系統中之一記憶體封裝的一第一服勤使用期間，使用一記憶體裝置之一第一介面而存取記憶體裝置之一儲存陣列；在該記憶體裝置之一第二服勤使用期間，使用該第一介面以存取該記憶體裝置之一缺陷位址記憶體，該缺陷位址記憶體是使用除了該第一介面之外的一第二介面而先前於該等第一以及第二服勤使用時而可為該記憶體裝置之一製造商所存取；以及配合使用該第一介面之該缺陷位址記憶體的存取，修護該記憶體裝置，該修護包括儲存一缺陷位址於該缺陷位址記憶體中以改變對於該儲存陣列之至少一胞元的一位址映射。
10‧‧‧電腦系統
20‧‧‧中央處理單元(CPU)
24‧‧‧處理核心
28‧‧‧記憶體控制器
30‧‧‧非依電性記憶體
34‧‧‧基本輸入/輸出系統(BIOS)
50‧‧‧記憶體模組
60‧‧‧記憶體裝置
64‧‧‧組態介面
70‧‧‧控制單元
80‧‧‧備用記憶體胞元
82‧‧‧I/O中樞
84‧‧‧輸入/輸出(I/O)裝置
85‧‧‧修護記憶體裝置技術
86-88‧‧‧修護記憶體技術流程步驟
90‧‧‧處理器
92‧‧‧記憶體裝置
93‧‧‧第一介面
94‧‧‧第二介面
95‧‧‧缺陷位址記憶體
96‧‧‧缺陷位址
100‧‧‧匯流排線
102‧‧‧命令解碼器
104‧‧‧匯流排線
106‧‧‧匯流排位址線
108‧‧‧位址暫存器
112‧‧‧記憶庫控制邏輯
114‧‧‧更新計數器
120‧‧‧多工器
122‧‧‧列位址鎖定器與解碼器
124‧‧‧行位址計數器/鎖定器
126‧‧‧行解碼器
128‧‧‧輸入/輸出(I/O)介面
130‧‧‧記憶庫
134‧‧‧感應放大器
150‧‧‧I/O線
160‧‧‧修護控制器
164‧‧‧記憶體修護服務(MRS)暫存器以及邏輯單元
170‧‧‧MRS暫存器
172‧‧‧位址欄
174‧‧‧行/列(C/R)欄
176、178‧‧‧位元欄
180‧‧‧寫入邏輯
182‧‧‧位址比較器
184、186‧‧‧AND閘
200‧‧‧缺陷記憶體胞元檢測流程圖
202-210‧‧‧缺陷記憶體胞元檢測步驟
圖1是依據一實作範例之電腦系統的分解圖。
圖2以及圖6是依據實作範例揭示用以修護一半導體記憶體裝置之技術的流程圖。
圖3是依據一實作範例在裝置於一電腦系統中已被安置在服勤中之後用以修護一半導體記憶體的裝置之結構的圖解說明圖。
圖4是依據一實作範例之一半導體記憶體裝置的分解圖。
圖5是依據一實作範例之圖4的半導體記憶體裝置的一記憶體修護服務暫存器以及邏輯單元之分解圖。
 詳細說明
為了在裝置於一電腦系統中已被安置進入服務(於此稱為被安置於"服勤中")之後，用以修護一半導體記憶體裝置(例如，被配置在一半導體封裝內部之一雙資料率(DDR)同步動態隨機存取記憶體(SDRAM))之目的的技術以及系統於此處被揭示。就這點而言，雖然該記憶體裝置之一製造商可於該裝置被售出並且被安置於服勤時前先在該裝置上進行各種測試並且可進行修護，該裝置之一個或多個記憶體胞元隨後可能變成有缺陷，及/或缺陷胞元可能未被製造商所檢測。因此，在使用一特定記憶體裝置的過程期間，一電腦系統可判定一特定列或行之一個或多個記憶體胞元是有缺陷。
如此處之揭示，記憶體裝置可於服勤時被電腦系統之一處理器所存取以便進行一服勤修護以重新映射包含該等缺陷胞元之一列或行至記憶體裝置內部之一備用列或行，因而被重新映射的記憶體位置隨後可被系統構件所存取而不需有重新映射之認知(亦即，被使用以存取備用胞元之位址是缺陷胞元之相同位址)。此外，如此處之揭示，記憶體裝置之備用列/行重新映射電路可以是相同電路，該電路是在記憶體裝置被安置服勤之前可被記憶體裝置之製造商所存取(例如，經由一測試埠)。因此，使用該記憶體裝置 之內部備用列/行重新映射電路，記憶體裝置可在裝置被安置於電腦系統中服勤之前以及之後被修護。
如一更特定之範例，圖1展示依據一實作範例之電腦系統10。一般，電腦系統10是由實際硬體以及軟體(亦即，機器可執行指令)所組成之實際機器。就這點而言，電腦系統10包含一個或複數個中央處理單元(CPU)20(一CPU 20被展示於圖1中)；並且各個CPU 20可包含一個或複數個處理核心24。
就這點而言，CPU 20可被封裝在一特定的半導體封裝內部，其被構成而機械地以及電氣地經由一相關連接器、或插座而被裝設在電腦系統10之一主機板上。以這方式，該插座被構成以接收半導體封裝之至少一部份，其中包含封裝之電氣接觸點，並且該插座具有機械特點以確保該半導體封裝至該插座之固定。如一更特定範例，依據實作範例，CPU 20可被包含於一表面架設封裝中，為了與對應的接收插座之插腳形成電氣連接之目的，其具有一焊盤網格陣列(LGA)。依據進一步的實作例，其他半導體封裝可被採用。
如上面所提及的，CPU 20包含一個或複數個處理核心24，亦即，處理核心，其被構成以執行機器可執行指令，例如(作為範例)微碼；例如，韌體，例如一基本輸入/輸出系統(BIOS)；應用指令；操作系統指令；以及其它者。對於圖1之範例，CPU 20包含複數個處理核心24。此外，依據實作範例，為了自電腦系統10記憶體讀取資料以及寫入 資料至電腦系統10記憶體之目的，電腦系統10採用一非一致記憶體結構(NUMA)，於其中各個CPU 20包含一記憶體控制器28。
對於被展示於圖1中之特定範例，CPU 20之記憶體控制器28可存取一個或複數個記憶體模組50(例如，被展示於圖1中之複數個記憶體模組50)，並且各記憶體模組50可包含一個或複數個半導體記憶體裝置60。如一範例，依據實作範例，一所給予的記憶體裝置60可以是一雙資料率(DDR)同步動態隨機存取記憶體(SDRAM)裝置。
如圖1之記憶體裝置60-1範例之展示，為了有效地取代一缺陷記憶體胞元或多個胞元以修護記憶體裝置60之目的，記憶體裝置60可包含一個或複數個備用記憶體胞元80，其允許在記憶體裝置60內部之電路以備用記憶體胞元80交換記憶體裝置60-1的缺陷胞元。就這點而言，除了儲存資料於記憶體封裝之主要記憶體胞元陣列中的列以及行之外，記憶體裝置60可包含至少一個另外的備用列及/或行。在記憶體裝置60被安置於服勤之前製造商對記憶體裝置60之測試期間，該製造商可判定，經由其之測試設備，裝置60之一特定的胞元或多個胞元是有缺陷的。在這事件上，製造商可使用記憶體裝置60之一測試埠，或組態介面64，以達成程式化記憶體裝置60以內部地重新映射包含缺陷胞元的行或列至一備用列或行，因而具有目標於一缺陷列或行之一位址的一記憶體操作被引導至取代列或行，其接著替代那位址。藉由內接於記憶體裝置60之重新映射， 電腦系統10之構件，一般而言，在記憶體裝置60之外是未察覺到記憶體裝置60的這修護。
同樣地，在半導體記憶體裝置60已被安置於服勤之後並且因此，已被安裝於電腦系統10中時，如圖1之展示，CPU 20可辨識記憶體裝置60之一特定胞元或多個胞元如是有缺陷的。以這方式，雖然電腦系統10可採用錯誤校正碼(ECC)為基礎之校正以及檢測，CPU 20可能，經由基本輸入/輸出系統(BIOS)34之執行(例如)，認為記憶體裝置60之一特定胞元或多個胞元是有缺陷的。作為有缺陷的一特定記憶體胞元之標記可以是，例如，利用相同胞元發生之重複錯誤，及/或在BIOS 34指示之下利用CPU 20被進行以辨識缺陷胞元之一特定測試之結果。在辨識一個或複數個缺陷胞元之後，CPU 20可存取內部重新映射電路之相同備用胞元80，如可為該製造商所用，以達成修護記憶體裝置60之目的。
就這點而言，如此處之揭示，記憶體裝置60包含一控制單元70，為了修護半導體記憶體裝置60之目的，該控制單元70可利用CPU 20被存取。依據實作範例，為了寫入資料至其之主儲存陣列或儲存庫以及自該處讀取資料之目的，在記憶體裝置60之服勤正常使用期間，控制單元70是被使用以接收被通訊至記憶體裝置60之命令的相同單元。但是，當控制單元70確認一指定的服勤修護命令時，控制單元70儲存一伴隨的位址(其伴隨相同匯流排操作中之命令)作為一缺陷列或行之位址。使用這位址，記憶體裝 置60接著可使用於服勤修護時被製造商所使用的相同備用取代電路而重新映射缺陷列或行至一備用列或行，因而目標於缺陷列或行的匯流排操作接著可目標於該取代、備用列或行。
在其他特點當中，電腦系統10可包含各種其他軟體以及硬體裝置，其包含一些未被展示於圖1中者。就這點而言，圖1僅是電腦系統10之一簡化表示以圖解地說明被使用以修護一半導體記憶體裝置(例如，記憶體裝置60-1範例)之電腦系統10的觀點。例如，電腦系統10可具有各種其他裝置，例如，輸入/輸出(I/O)裝置84，其是可經由I/O中樞82利用CPU 20存取；一非依電性記憶體30，其儲存形成BIOS 34之機器可執行指令；另外的CPU 20；關聯不同的CPU 20之另外的記憶體模組50；圖形控制器；網路介面；以及其它者。因此，許多變化被預期，其是在附加申請專利範圍範疇之內。
因此，配合於圖3參看圖2，依據一實作範例，為了修護一記憶體裝置92之目的，一技術85(圖2)可被處理器90(圖3)所使用(參看圖3)。處理器90代表一處理個體，例如，一個或多個CPU，或一個或多個處理核心。依據該技術85，在記憶體裝置92之服勤使用期間，該處理器90可使用封裝92之一個第一介面93以存取(方塊86)裝置92之一主儲存陣列。依據方塊87，在記憶體封裝之服勤使用期間，該處理器90可使用該第一介面以存取記憶體裝置92之一缺陷位址記憶體95(例如，一暫存器)，其同時也是可先前於記 憶體裝置92之服勤使用而被一記憶體裝置92之製造商經由一個第二介面94所存取。配合於該服勤存取，處理器90儲存(方塊88)一缺陷位址96於缺陷位址記憶體95中，以依據方塊88，而導致記憶體裝置92改變映射至儲存陣列之一個或多個胞元的位址，亦即，重新映射缺陷胞元至備用胞元。
參看至圖4，依據一實作範例，記憶體裝置60包含一個或複數個記憶庫130，其包含來自主儲存陣列之供用於裝置60的記憶體胞元。除了具有一主記憶體胞元陣列之外，各記憶庫130包含一組之一個或複數個備用胞元80，其可被使用以作為修護主陣列的一缺陷胞元或多個胞元之目的。例如，依據一實作範例，供用於一所給予的記憶庫130之備用胞元80包含一組備用列，以至於一備用列可被重新映射以取代包含一個或多個缺陷胞元之一所給予的主記憶體陣列。另外地，依據進一步的實作例，對於一所給予記憶庫130的備用胞元80可包含一組備用行，其可被重新映射以取代包含缺陷胞元之一個或多個行的記憶庫130。而於進一步的實作例中，備用胞元80可包含備用列以及備用行之一組合以取代記憶庫130的主記憶體陣列之對應的列以及行。因此，許多變化是被預期，其是在附加申請專利範圍範疇之內。
除了備用胞元80以及主記憶體陣列之外，為了產生信號以儲存資料於記憶庫130之胞元中以及自該處取得資料之目的，記憶庫130可包含感應放大器134。就這點而言，感應放大器134可經由輸入/輸出(I/O)介面128(每個記憶 庫130之一I/O介面128)被耦合至記憶體裝置60之相關的I/O線150。
如於圖4之展示，記憶體裝置60之控制單元70包含一命令解碼器102，其解碼自記憶體控制器28經由記憶體匯流排而被通訊至控制單元70之命令(參看圖1)。一般，命令解碼器102通訊於匯流排線100，其對應至指示被編碼之命令的控制信號。這些命令包含，例如，寫入命令、讀取命令、叢訊寫入以及讀取命令、以及其它者。
此外，該等命令包含至少一個修護命令，其是針對修護記憶體裝置60。就這點而言，依據實作範例，一特定命令可經由控制信號匯流排線100被通訊以作為引導記憶體封裝60而辨識伴隨之位址(經由匯流排位址線106被指示)而作為被辨識如一缺陷列或行位址之位址之目的。當接收此命令時，記憶體裝置60內部地重新映射缺陷記憶體位置至一備用列或行以修護該裝置60。
於進一步的實作例中，修護命令集合可包含決定一備用列或行是否可用之一詢問命令，讀取一特定MRS暫存器之內容之一暫存器讀取命令(將在下面被說明)；以及其它者。因此，許多變化是被預期，其是在附加申請專利範圍範疇之內。
依據實作範例，記憶體裝置60包含一修護控制器160，其回應於經由控制信號匯流排線100所接收的一修護命令而回應至利用控制單元70所產生的一修護命令。例如，依據一些實作例，回應於接收一修護命令，該修護控 制器160儲存一伴隨的缺陷位址位置於一對應的記憶體修護服務(MRS)暫存器以及邏輯164中。依據實作範例，該半導體記憶體裝置60於每個記憶庫130中包含至少一個MRS暫存器以及邏輯164，依據進一步的實作例，然而該記憶體裝置60於每個記憶庫130中可包含複數個MRS暫存器以及邏輯單元164。當對應的MRS暫存器儲存一缺陷位址時，記憶體裝置160監視進入的位址並且比較於所儲存的缺陷位址。當一位址匹配發生時，因此，MRS暫存器以及邏輯164選擇備用列或行，以替代被指定的位置(如藉由被提供至記憶體裝置60之位址所指示)。
如圖4之展示，依據實作範例，除了可經由控制單元70存取之外，修護控制器160可經由記憶體裝置60外部端點63，透過一製造商可存取埠或組態介面64而被存取。就這點而言，在記憶體裝置60被安置於服勤之前，製造商可在封裝60上進行各種測試並且一缺陷記憶體位置將被辨識，如上所述，為了儲存該缺陷位址位置於適當的MRS暫存器以及邏輯164中之目的，製造商可使用該組態介面64。因此，備用列以及備用行之內部重新映射可在記憶體裝置60被安置於服勤之前被進行，以及在記憶體裝置60被安置於服勤之後被進行。
依據實作範例，在其他特點之中，記憶體裝置60包含一位址暫存器106，其被耦合以接收在位址匯流排線106上利用對應的信號被指示之一位址。該位址暫存器108提供對應的位址至控制單元70、一行位址計數器/鎖定器 124、MRS暫存器與邏輯單元164以及一列位址多工器120。該列位址多工器120提供該等列至適當的列位址鎖定器以及解碼器122(每個記憶庫130之一解碼器122)，並且行位址計數器/鎖定器124提供該等行位址至適當的行解碼器126(每個記憶庫130之一行解碼器126)。記憶體裝置60進一步包含記憶庫控制邏輯112以協助利用適當的列位址鎖定器與解碼器122之多工器120的選擇，以及一更新計數器114以產生於記憶庫130中之DRAM操作。
參看至圖5，依據一實作範例，MRS暫存器以及邏輯單元164包含至少一個MRS暫存器170。一般，MRS暫存器170具有一位址欄172，其儲存一缺陷記憶體位址。依據特定的實作例，這可以是一列位址或一行位址。就這點而言，一對應的行/列(C/R)欄174指示於位址欄172中之位址是為一行位址或一寫入位址。此外，MRS暫存器170包含二位元欄176以及178，其被使用以保護記憶體裝置60而避免由於一錯誤的重新映射操作造成之一單一位元程式化/介面錯誤。位元欄176同時也可被使用以允許一有程式化技術而引動記憶體裝置60之一充電泵，因而可熔斷結構可選擇性地在記憶體裝置60上被打開(如一範例)以程式規劃缺陷記憶體位址。依據實作範例，為了更新MRS暫存器170之目的，MRS暫存器以及邏輯單元164包含寫入邏輯180。就這點而言，依據一些實作例，當在控制單元70或組態介面64收到適當的命令時，為了允許MRS暫存器170之非依電性內容被更新之目的，寫入邏輯180可包含充電泵。
MRS暫存器以及邏輯單元164進一步包含一位址比較器182，其比較利用位址暫存器108被提供的位址與利用MRS暫存器170之位址欄172被指示的位址。位址比較器182提供一信號(於圖5中被稱為"相等(EQUAL)")，其指示比較結果。就這點而言，依據一實作範例，當被確定，或被驅動至邏輯1時，該EQUAL信號指示缺陷位址已被設定目標在半導體記憶體封裝60之一操作上。對於一列(如利用一列(ROW)信號被指示)，邏輯單元164之一及(AND)閘184確定一信號(於圖5中被稱為"SELECTSPAREROW(選擇備用列)")以指示適當的列位址鎖定器以及解碼器122(參看圖4)以選擇被映射至該位址的備用列。同樣地，MRS暫存器以及邏輯單元164包含一及(AND)閘186，其提供一信號(其於圖5中被稱為"SELECTSPARECOLUMN(選擇備用行)")，其被確定、或被驅動至一個邏輯1位準，以供指示適當的行解碼器126選擇供用於目前位址之一備用行。及(AND)閘186接收EQUAL信號以及COLUMN信號。
應注意到，圖5之分解圖被簡化以便闡明更新MRS暫存器170之MRS暫存器以及邏輯單元164的操作並且使用該位址比較以引動一備用列或行與主陣列之一對應的列或行的交換。應注意到，依據特定的實作例，MRS暫存器以及邏輯單元164可包含各種其他構件。例如，依據一些實作例，及(AND)閘184以及186可接收信號，其可選擇性地有效以及失效以使備用列以及行選擇不引動。因此，許多實作例是被預期，其是在附加申請專利範圍範疇之內。
參看配合圖1之圖6，在封裝之服勤使用期間回應於一半導體記憶體封裝的一個或多個缺陷記憶體胞元之檢測，在BIOS 34指示之下(參看圖1)，一流程圖200(參看圖6)可被CPU 20所使用(參看圖1)。依據技術200，該CPU 20決定(方塊204)一所給予的記憶體封裝之缺陷行/列是否可被重新映射至一備用行或列。如果是，則受影響的資料首先被儲存(方塊206)於另一記憶體封裝中，亦即，被儲存在被修護的記憶體封裝之外。接著，依據技術200，CPU 20寫入(方塊208)有缺陷位址以及適當的命令至記憶體封裝，以導致該記憶體封裝與備用列/行交換缺陷的列/行。依據方塊210，CPU 20接著寫入(方塊210)暫時地被儲存在被修護的記憶體封裝之外的資料至記憶體封裝(由於修護，其現在採用重新映射)。
應注意到，將被寫入至被修護的列之資料暫時地被儲存，如上所述地，以確定資料之整體性。依據一實作範例，如果平臺支援一個四位元符號校正ECC演算法(對任何單一DRAM失效之更正之能力)，則資料可以不暫時地被儲存。但是，如果記憶體裝置60或另一記憶體裝置產生一暫時性錯誤，即使平臺支援四位元符號校正ECC，無暫時儲存，該平臺可能被曝露至一無法更正事件。因此，依據一進一步的實作範例，該暫時儲存可被使用於平臺支援四位元符號校正ECC。因此，許多變化是被預期，其是在附加申請專利範圍範疇之內。
雖然限一定數目之範例已於此處被揭示，那些熟 習本技術者應明白，從這些揭示的助益可有許多修改以及變化。其欲將附加之申請專利範圍涵蓋此等修改以及變化。
85‧‧‧修護半導體記憶體裝置技術
86-88‧‧‧修護技術流程步驟

Claims (15)

  1. 一種修護記憶體裝置之方法，其包括下列步驟：在一電腦系統中之一記憶體封裝的一第一服勤使用期間，使用一記憶體裝置之一第一介面存取該記憶體裝置之一儲存陣列；在該記憶體裝置之一第二服勤使用期間，使用該第一介面以存取該記憶體裝置之一缺陷位址記憶體，該缺陷位址記憶體是使用該第一介面以外的一第二介面而於該等第一以及第二服勤使用之前可為該記憶體裝置之一製造商所存取；以及配合使用該第一介面之該缺陷位址記憶體的存取，修護該記憶體裝置，該修護包括儲存一缺陷位址於該缺陷位址記憶體中以改變對於該儲存陣列之至少一胞元的一位址映射。
  2. 如請求項1之方法，其進一步包括：使用該缺陷位址之儲存以映射該儲存陣列之一缺陷行或一缺陷列至該儲存陣列之一備用行或一備用列。
  3. 如請求項1之方法，其中使用該第一介面以存取該缺陷位址記憶體，包括使用被使用以在該第一服勤使用期間傳送一第二命令至該記憶體裝置的控制線而傳送一第一命令至該記憶體裝置。
  4. 如請求項1之方法，其中儲存該缺陷位址包括儲存該缺陷位址於可為該製造商所存取之一暫存器中。
  5. 如請求項1之方法，進一步包括：配合儲存該缺陷位址，而儲存該缺陷位址是否關聯該儲存陣列之一行或該儲存陣列之一列的一指示。
  6. 如請求項1之方法，其進一步包括：使用該電腦系統之一基本輸入/輸出系統以存取該缺陷位址記憶體位置以及儲存該缺陷位址於該缺陷位址位置中。
  7. 如請求項1之方法，其進一步包括下列步驟：辨識該缺陷記憶體位置；儲存關聯該缺陷記憶體位置之資料於該記憶體裝置之外的一記憶體中；以及在儲存該缺陷位址於該缺陷位址位置中之後，將該資料自該記憶體裝置之外的該記憶體轉移至該記憶體封裝。
  8. 一種電腦系統，其包括：一記憶體裝置，其包括：一儲存陣列；一群至少一備用記憶體胞元；一缺陷位址記憶體；一第一介面，其用以存取該儲存陣列以及存取該缺陷位址記憶體；該第一介面以外的一第二介面，該第二介面允許一製造商在該記憶體裝置被安置於服勤之前可存取該缺陷位址；以及 一處理器，其使用該第一介面以修護該記憶體裝置，該處理器存取該缺陷位址記憶體以儲存一缺陷位址於該缺陷位址記憶體中，以改變對於該儲存陣列之至少一胞元至該至少一備用記憶體胞元的一位址映射。
  9. 如請求項8之系統，其中該處理器被調適至該缺陷位址以映射該儲存陣列之一缺陷行或一缺陷列至該儲存陣列之一備用行或一備用列。
  10. 如請求項8之系統，其中第一介面被耦合至控制線，並且該第一介面適於解碼使用該等控制線傳送至該第一介面的一第一命令而導致該記憶體裝置存取該儲存陣列，以及解碼使用該等控制線傳送至該第一介面的一第二命令以導致該記憶體裝置儲存該缺陷位址於該缺陷位址記憶體中。
  11. 如請求項8之系統，其中該缺陷位址記憶體包括使用該第一介面可存取以及使用該第二介面可存取之一暫存器。
  12. 如請求項8之系統，其進一步包括：一基本輸入/輸出系統，其供由該處理器執行以導致該處理器存取該缺陷位址記憶體位置以及儲存該缺陷位址於該缺陷位址位置中。
  13. 一種記憶體裝置，其包括：一儲存陣列；一群至少一備用記憶體胞元；一缺陷位址記憶體； 一第一介面，其用以存取該儲存陣列以修護該記憶體裝置，該第一介面允許對該缺陷位址記憶體存取以儲存一缺陷位址於該缺陷位址記憶體中以改變對於該儲存陣列之至少一胞元至該至少一備用記憶體胞元的一位址映射；以及該第一介面以外的一第二介面，該第二介面允許一製造商在該記憶體裝置被安置於服勤之前可存取該缺陷位址記憶體以修護該記憶體裝置。
  14. 如請求項13之記憶體裝置，其中該記憶體裝置包括一雙資料率同步動態隨機存取記憶體(DDR SDRAM)。
  15. 如請求項13之記憶體裝置，其進一步包括：一半導體封裝體，其包含該儲存陣列、該群至少一備用記憶體胞元、該缺陷位址記憶體、該第一介面以及該第二介面；以及暴露在該半導體封裝體之外的外部接觸點，該等外部接觸點包括用以傳送一命令至該第一介面的一第一組接觸點、以及與該等第一組接觸點分離且用以傳送一命令至該第二介面的一第二組接觸點。
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