TWI509749B - 半導體封裝件之製法 - Google Patents

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Description

半導體封裝件之製法
本發明係有關一種半導體封裝件之製法，尤指一種能提升產品可靠度之半導體封裝件之製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係發展出扇出(fan out)型封裝的技術。
如第1A至1D圖，係為習知扇出型半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，提供一承載件10，且該承載件10上具有黏著層11。
接著，置放複數半導體元件12於該黏著層11上，該些半導體元件12具有相對之主動面12a與非主動面12b，各該主動面12a上均具有複數電極墊120，且各該主動面12a黏著於該黏著層11上。
如第1B圖所示，以壓合(lamination)方式形成一絕緣層13於該黏著層11上，以包覆該半導體元件12。
如第1C圖所示，熱固該絕緣層13後，再移除該承載件10及黏著層11，以外露該半導體元件12之主動面12a。
如第1D圖所示，進行線路重佈層(Redistribution layer,RDL)製程，係形成一線路重佈結構14於該絕緣層13與該半導體元件12之主動面12a上，令該線路重佈結構14電性連接該半導體元件12之電極墊120。
接著，形成一絕緣保護層15於該線路重佈結構14上，且該絕緣保護層15外露該線路重佈結構14之部分表面，以供結合如銲錫凸塊之導電元件16。
惟，習知半導體封裝件1之製法中，於壓合製程時，烘烤該絕緣層13時(即熱固製程)會產生極大應力，此時由該承載件10分散應力，故當該承載件10移除後，會造成該絕緣層13之邊緣翹曲(warpage)，如第1D’圖所示，致使該線路重佈結構14與該半導體元件12之電極墊120間的對位將產生偏移。故而，當該承載件10之尺寸越大時，各該半導體元件12間之位置公差亦隨之加大，而當翹曲過大時，將使該線路重佈結構14無法與該電極墊120連接，亦即對該線路重佈結構14與該半導體元件12間之電性連接造成極大影響，因而造成良率過低及產品可靠度不佳等問題。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半 導體封裝件之製法，係包括：提供一承載件；設置至少一半導體元件於該承載件上，該半導體元件具有相對之主動面與非主動面，該主動面上具有複數電極墊，且該主動面係接至該承載件上；形成絕緣層於該承載件與半導體元件上，且該絕緣層具有相對之第一表面與第二表面，該第一表面係結合至該承載件上，又該絕緣層係定義有包圍該半導體元件之壓合區；移除該承載件，以露出該絕緣層之第一表面與該半導體元件之主動面；形成壓合件於該絕緣層之壓合區上；以及形成線路重佈結構於該半導體元件之主動面與該絕緣層之第一表面上，且該線路重佈結構電性連接該些電極墊。
前述之製法中，該壓合件係呈框體。
前述之製法中，該壓合件係設於該絕緣層之第一表面與第二表面，例如，該壓合件係夾持該絕緣層之壓合區。
前述之製法中，該壓合件係為鐵材或磁性體。
前述之製法中，該壓合件係僅設於該絕緣層之第一表面或第二表面上。
前述之製法中，該絕緣層係以模壓方式、壓合薄膜方式或印刷方式製作之。
前述之製法中，該壓合區係位於該絕緣層之第一表面之邊緣或第二表面之邊緣。
前述之製法中，該半導體元件係為複數個時，該壓合區係位於任二該半導體元件之間。
前述之製法中，復包括形成絕緣保護層於該線路重佈 結構上，且該絕緣保護層具有複數外露該線路重佈結構之開孔。
另外，前述之製法中，復包括於形成線路重佈結構後，進行切單製程，且可一併移除該壓合件。
由上可知，本發明之半導體封裝件之製法，係於移除該承載件後，將該壓合件設於該絕緣層之壓合區上，以提供維持結構平整之支撐力，而改善該絕緣層之翹曲程度。
因此，當該承載件之尺寸越大時，該絕緣層之翹曲程度不會隨之加大，故於製作該重佈線路結構時，該重佈線路結構與該半導體元件間之電性連接能有效對接，因而能避免良率過低及產品可靠度不佳等問題，以降低成本及提高產能。
1,2‧‧‧半導體封裝件
10,20‧‧‧承載件
11,202‧‧‧黏著層
12,22‧‧‧半導體元件
12a,22a‧‧‧主動面
12b,22b‧‧‧非主動面
120,220‧‧‧電極墊
13,23‧‧‧絕緣層
14,24‧‧‧線路重佈結構
15,25‧‧‧絕緣保護層
16,26‧‧‧導電元件
200‧‧‧載板
201‧‧‧離型層
21‧‧‧壓合件
23a‧‧‧第一表面
23b‧‧‧第二表面
240‧‧‧介電層
241‧‧‧線路層
242‧‧‧導電盲孔
S‧‧‧切割路徑
t,t’‧‧‧壓合區
第1A至1D圖係為習知半導體封裝件之製法的剖視示意圖；其中，第1D’圖係為第1D圖之實際情況；以及第2A至2F圖係為本發明之半導體封裝件之製法的剖視示意圖；其中，第2D’圖係為第2D圖之上視圖，第2D”圖係為第2D圖之另一實施例之上視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝 之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一承載件20，且陣列排設複數半導體元件22於該承載件20上。
於本實施例中，該承載件20之尺寸可依需求選擇晶圓型基板(Wafer form substrate)或一般面板型基板(Panel form substrate)，且該承載件20可包括一材質為玻璃之載板200，而該載板200上依序形成有一離型層201與一黏著層202。
再者，每一該半導體元件22具有相對之主動面22a與非主動面22b，該主動面22a上具有複數電極墊220，且該主動面22a係接至該黏著層202上。
如第2B及2D’圖所示，形成一絕緣層23於該承載件20之黏著層202與半導體元件22上，該絕緣層23具有相對之第一表面23a與第二表面23b，且該第一表面23a係結 合至該承載件20上，又該絕緣層23係定義有包圍全部該些半導體元件22之壓合區t。
於本實施例中，該絕緣層23係為例如壓合製程用之薄膜或印刷製程用之膠材等，但於其它實施例中，該絕緣層23亦可為模壓製程用之封裝膠體，故該絕緣層23之材質或形成方式並無特別限制。
再者，一般於形成該絕緣層23時，因會熱固(如烘烤)該絕緣層23，故會增加該絕緣層23之內部應力，此時由該承載件20分散應力。
又，該壓合區t係位於該絕緣層23之第一表面23a之邊緣或第二表面23b之邊緣。
另外，該半導體元件22之主動面22a與該絕緣層23之第一表面23a係共平面。
如第2C圖所示，移除該載板200及其上之離型層201與黏著層202，以露出該絕緣層23之第一表面23a與該半導體元件22之主動面22a。
如第2D及2D’圖所示，形成兩壓合件21於該絕緣層23之壓合區t上。
於本實施例中，該些壓合件21係呈框體並設於該絕緣層23之第一表面23a與第二表面23b上，且該兩壓合件21係對齊設置以夾持該絕緣層23之壓合區t，較佳地，該兩壓合件21係為鐵材或相吸之磁性體。
再者，於另一實施例中，該些壓合件21可不對齊設置。
又，於其它實施例中，該壓合件21可僅設於該絕緣層 23之第一表面23a上、或者僅設於該絕緣層23之第二表面23b上。
另外，如第2D”圖所示，該壓合區t’(或該壓合件21)復位於任二該半導體元件22之間。
因此，該壓合件21可依需求設於任何適當位置，並無特別限制。
於本發明中，移除該承載件20後，藉由該壓合件21提供維持平整之支撐力，以改善該絕緣層23之翹曲程度。
如第2E圖所示，進行RDL製程，係形成一線路重佈結構24於該半導體元件22之主動面22a與該絕緣層23之第一表面23a上，且該線路重佈結構24電性連接該些電極墊220。
於本實施例中，該RDL製程具體地係形成一介電層240於該絕緣層23之第一表面23a與該半導體元件22之主動面22a上，再形成一線路層241於該介電層240上，且該線路層241藉由形成於該介電層240中之複數導電盲孔242以電性連接該些電極墊220，藉以形成具單一線路層之線路重佈結構24。
接著，形成一絕緣保護層25於該介電層240與線路層241上，且該絕緣保護層25具有複數外露該線路層241之開孔，以於該開孔處形成如銲錫凸塊之導電元件26。
又，該介電層240之材質係例如為聚亞醯胺(Polyimide,PI)、苯並環丁烯(Benezocy-clobutene,BCB)或聚對二唑苯(Polybenzoxazole,PBO)。
另外，於其它實施例中，該線路重佈結構亦可為多層線路之結構，其包含複數介電層240及形成於該介電層240上之線路層241。
如第2F圖所示，進行切單製程，係沿如第2E圖所示之切割路徑S進行切割，以製作複數個半導體封裝件2，且一併移除該壓合件21。
於本發明之製法中，藉由該壓合件21設於該絕緣層23之壓合區t上，以提供維持結構平整之支撐力，而改善該絕緣層23之翹曲程度。
因此，當該承載件20之尺寸越大時，該絕緣層23之翹曲程度不會隨之加大，故於製作該重佈線路結構24時，該導電盲孔242與該半導體元件22之電極墊220間之電性連接能有效對接，因而能避免良率過低及產品可靠度不佳等問題，以降低成本及提高產能。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
21‧‧‧壓合件
22‧‧‧半導體元件
22a‧‧‧主動面
23‧‧‧絕緣層
23a‧‧‧第一表面
23b‧‧‧第二表面
t‧‧‧壓合區

Claims (11)

  1. 一種半導體封裝件之製法，係包括：提供一承載件；設置至少一半導體元件於該承載件上，該半導體元件具有相對之主動面與非主動面，該主動面上具有複數電極墊，且該主動面係接至該承載件上；形成絕緣層於該承載件與半導體元件上，且該絕緣層具有相對之第一表面與第二表面，該第一表面係結合至該承載件上，又該絕緣層係定義有包圍該半導體元件之壓合區；移除該承載件，以露出該絕緣層之第一表面與該半導體元件之主動面；形成壓合件於該絕緣層之壓合區上，該壓合件係設於該絕緣層之第一表面與第二表面；以及形成線路重佈結構於該半導體元件之主動面與該絕緣層之第一表面上，且該線路重佈結構電性連接該些電極墊。
  2. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該壓合件係呈框體。
  3. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該壓合件係夾持該絕緣層之壓合區。
  4. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該壓合件係為鐵材或磁性體。
  5. 如申請專利範圍第1項所述之半導體封裝件之製法， 其中，該壓合件係僅設於該絕緣層之第一表面或第二表面上。
  6. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該絕緣層係以模壓方式、壓合薄膜方式或印刷方式製作之。
  7. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該壓合區係位於該絕緣層之第一表面之邊緣或第二表面之邊緣。
  8. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該半導體元件係為複數個時，該壓合區係位於任二該半導體元件之間。
  9. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括形成絕緣保護層於該線路重佈結構上，且該絕緣保護層具有複數外露該線路重佈結構之開孔。
  10. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括於形成線路重佈結構後，進行切單製程。
  11. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該切單製程係一併移除該壓合件。
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