TWI509616B - 具有兩個獨立控制電壓幫浦的記憶體架構 - Google Patents

具有兩個獨立控制電壓幫浦的記憶體架構 Download PDF

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Description

具有兩個獨立控制電壓幫浦的記憶體架構
本申請案係關於記憶體架構，更特定地來說，關於包括非揮發性(NV)記憶體單元的記憶體架構。
優先權主張
本申請案主張下列之優先權：
於2008年9月22日所提申之美國臨時申請案第61/099,193號；及於2008年12月16日所提申之美國臨時申請案第61/122805號。
下列說明與範例僅給定作為背景知識。
可程式化非揮發性記憶體(NVM)使用在許多應用中，因為他們保留了經儲存的資訊，即便當電力已經從記憶體中移除。有許多不同型式的可程式化非揮發性記憶體，包括但不限於：可程式化唯讀記憶體(PROM)、電氣可抹除ROM(EEPROM)與快閃記憶體。該等記憶體型式具有電荷儲存的多種方法，該等方法包括但不限於：將電荷放置在浮動閘極或矽-氧化物-氮化物-氧化物-矽(SONOS)儲存材料或節點上。與其他型式的記憶體類似的是，可程式化NVM通常建構為以列與行配置的位元單元陣列。每一個位元單元可以包括一或兩個電晶體(也就是1T或2T單元)。在程式化期間，電荷注入該電晶體其中之一的儲存節點。該 注入電荷保存在儲存節點，直到位元單元被抹除。
快閃記憶體是一種型式的非揮發性記憶體，使用浮動閘極位元單元構造。該位元單元包括至少一個電晶體(也就是浮動閘極電晶體)，該電晶體具有控制閘極與浮動閘極。該控制閘極用來適當地偏壓該電晶體以用於讀取、程式化與抹除，而浮動閘極用來作為位元單元的儲存節點。該浮動閘極配置在電晶體的通道與控制閘極之間。該浮動閘極典型地由薄穿隧氧化物與通道分離，且由氧化物-氮化物-氧化物(ONO)介電層與控制閘極分離。當控制閘極適當地偏壓時，該位元單元經由施加電荷到浮動閘極來程式化，並藉由從浮動閘極移除電荷來加以抹除。在程式化模式期間，電荷從通道經由穿隧氧化物被注入浮動閘極。該注入的方法可以透過富雷-諾特海姆(Fowler-Nordheim)穿隧或通道熱電子注入(CHEI)。抹除動作典型地由從通道到浮動閘極之電荷的FN穿隧來達成。
在近年來，對於SONOS的興趣增加，因為浮動閘極NVM的可擴展性達到了它的極限。挑戰之一來自於將浮動閘極從周圍的層隔離。當裝置的尺寸下降時，圍繞該閘極的絕緣層也變小。這導致了在記憶體位元之間增加的電容性耦合與在絕緣層中的小「針孔」製程缺陷的更大可能性，造成了放電路徑。來自於尺寸下降的第二個挑戰是用於形成穿隧的電壓與正常電路操作電壓之間增加的不匹配。當光學微影術變小，電路操作在比較低的電壓以避免破壞，但是用來減少穿隧的電壓並沒有成比例下降。這使得將抹除與寫入電路整合在記憶體裝置的其他部分變得更加困難。電壓的不匹配也增加了對具有每一寫入/抹除週期的長期破壞的可能性，這是一種習知為「損耗」(wear out)的效應。
下列記憶體架構與方法的各種實施例說明並不意圖被視為限制隨附申請專利範圍的標的。
根據一實施例，記憶體架構可以包括具有非揮發性記憶體單元的陣列與一對獨立控制的電壓幫浦。該對電壓幫浦耦合以用於在程式化與抹除操作期間供應正負偏壓給記憶體陣列，如此一來正負偏壓之量的總和會施加跨越於經存取記憶體單元的儲存節點上。
在這裡討論的實施例中，SONOS係一種非揮發性電荷捕捉之半導體記憶體技術，其提供對單點故障(例如由「針孔」缺陷引起)的免疫性與較低的程式化電壓。相對於在傳導閘極上儲存電荷的浮動閘極裝置，SONOS裝置在包括在介電層的堆疊內之「電荷捕捉」層中捕捉電荷。該介電堆疊(通常指稱為ONO堆疊)包括在通道之上的薄穿隧層(典型為氧化物)、在穿隧層上的電荷捕捉層(典型為氮化物)與在電荷捕捉層與控制閘極之間的阻斷層(典型為氧化物)。該SONOS電晶體的電荷捕捉層用來作為位元單元的儲存節點。在氧化物層中的陷阱捕捉從通道注入的電子並且維持電荷。這個儲存機制對「針孔」缺陷較不敏感，因此可以健全地保留住資料。
SONOS電晶體係藉由在該控制閘極施加一適當極性、量及持續時間的電壓來加以程式化或抹除。正電壓造成電子從該通道穿隧至ONO堆疊的電荷捕獲層。經捕捉的電荷造成了在電晶體汲極與源極之間的能量阻障，提高了SONOS電晶體的臨界電壓(Vt )，導致資料儲存在記憶體單元內。
負電壓從電荷捕捉層移除經捕捉電荷以降低SONOS電晶體的臨界電壓(Vt )及抹除記憶體單元的內容。一旦經程式化或抹除，可以藉由施加標稱電壓到字元與選定線的特定組合來讀取SONOS記憶體單元的內容並且感測電流是否在對應的位元線上流動。
本發明揭露了一種記憶體架構，在實施例中，該記憶體架構控制了非揮發性記憶體單元程式化、抹除與讀取的方式。該非揮發性記憶體架構可以包括以使用SONOS科技之EEPROM或快閃記憶體裝置施行的1T或2T記憶體單元。
圖1是根據本發明一實施例描繪非揮發性記憶體架構(100)的方塊圖。如圖1所示，該記憶體架構一般可以包括可程式化之非揮發性記憶體單元的陣列(100)與用於控制非揮發性記憶體單元程式化、抹除與讀取方式的各種電路與元件。記憶體架構的實施例將在這裡使用已發展出來的SONOS裝置加以說明，舉例來說，會根據Cypress半導體的130奈米SONOS製程技術加以說明。然而，本發明的其他實施例不會因此受限，而且可以包括根據任何非揮發性製程技術形成之本質為任何型式的記憶體單元。
非揮發性記憶體陣列(110)包括複數個以行與列配置的記憶體單元。每一記憶體可以包括一個(1T)或二個(2T)電晶體。在圖2A中說明1T SONOS記憶體單元的一個實施例。顯示在圖2A中的該1T記憶體單元包括N型SONOS電晶體，該電晶體具有閘極端、汲極端與源極端(看圖3)。該SONOS電晶體的閘極耦合以接收SONOS字元線(WLS)電壓，該汲極耦合以接收位元線(BL)電壓，及該源極耦合以接收源極線(SL)電壓。如圖3的橫截面圖中所示，該SONOS電晶體的基板或井區耦合以接收井區偏壓電壓(P-WELL)。用於讀取、抹除與程式化1T SONOS記憶體單元的例示性電壓顯示於圖4，並且在以下詳細討論。
在圖2B中說明2T SONOS記憶體單元，顯示在圖2B中的2T記憶體單元包括N型SONOS電晶體與N型通過元件(FNPASS)。如同以下更詳細說明的，該被動元件可以被納入以最小化在讀取期間的漏電流。該SONOS閘極耦合以接收SONOS字元線(WLS)電壓，而該汲極耦合以接收位元線(BL)電壓。該SONOS電晶體的源極耦合至該FNPASS裝置的汲極。該FNPASS裝置的閘極耦合以接收字元線(WL)電壓，而該源極耦合以接收來源線(SL)電壓。該SONOS裝置與FNPASS裝置分享共有的基板連結。類似於1T單元的是，會供應井區偏壓電壓(P-WELL)給該SONOS裝置與 FNPASS裝置以促進讀取、抹除與程式化操作。
用於讀取、抹除與程式化2T SONOS記憶體單元的例示性電壓顯示於圖4中，並且在以下更詳細討論。
圖3是說明N型SONOS電晶體之實施例的橫截面圖。雖然在圖式中顯示的是N型裝置，在這裡說明的記憶體架構並不因此受限，而且在其他實施例中也可以包括P型裝置，習於此技術者將可以了解到記憶體架構可以如何修改以容納這一類的裝置。
如圖3所示，該SONOS電晶體的閘極藉由介電層的堆疊從該通道分離開來。該介電堆疊(通常指稱為「ONO堆疊」)包括在通道之上的薄穿隧層(典型為氧化物)、在穿隧層上的電荷捕捉層(典型為氮化物)與在電荷捕捉層與閘極之間的阻擋層(典型為氧化物)。該SONOS電晶體的電荷捕捉層是顯示在圖2A與圖2B中1T與2T之記憶體單元的儲存節點。如同以下所述，該電荷捕捉層可以被「充電」以變更SONOS電晶體的臨界電壓(Vt )並改變儲存在1T或2T記憶體單元內位元的值(例如改變至「0」或「1」)。該臨界電壓(Vt )被定義成流經SONOS電晶體之電流的臨界閘極-源極電壓。
根據本發明，一SONOS電晶體可以藉由在該SONOS電晶體的
閘極端與該源極/汲極/基板端之間施加一適當極性、量值及持續時間的電壓來加以程式化或抹除。該電壓被指稱為閘極至通道電壓。舉例來說，SONOS記憶體單元可以藉由升高SONOS電晶體的閘極至通道電壓到很高的正值(典型為8伏特與12伏特之間)來程式化。這導致電子從通道穿隧到ONO堆疊，然後電子在電荷捕捉氮化物層被捕捉。該經捕捉電荷產生了在電晶體汲極和源極之間的能量阻障，升高了SONOS電晶體的臨界電壓(Vt )。在一個實施例中，可以藉由升高經程式化之SONOS電晶體的臨界電壓到一個大致上正的(或是是稍微負的)Vt 而將「1」位元儲存在記憶體單元中。在氮化物層被捕捉的電子可以藉由施加負閘極至通道電壓(典型為-8伏特到-12伏特)給該SONOS電晶體來加以移除，因此降低了SONOS電晶體的臨界電壓並抹除記憶體單元的內容。在一個實施例，一個具有大致上為負之Vt 的經抹除SONOS電晶體可以用來將「0」儲存在記憶體單元內。一旦經程式化或抹除，SONOS記憶體單元的內容物可以由施加標稱電壓到字元、位元與來源線的特定組合來讀取，並且感測電流是否在對應的位元線上流動。
一個用於讀取、抹除與程式化1T與2T SONOS記憶體單元的例示性偏壓電壓方案顯示於圖4。一些顯示在圖4中的偏壓電壓包括兩個由斜線(/)分隔開來的項目。假如兩個項目被包括，該第一個項目對應至「選定偏壓」而該第二個項目對應至「反選定偏壓」。在一些實施例中，該非揮發性記憶體陣列(110)可以被劃分成多個「區塊」及或多個「區段」。區塊架構與區段架構提供在圖5與圖6中，並且在以下會更詳細地討論。但是顯示在圖5與圖6中的區塊架構與區段架構可能不能使用在本發明的所有實施例中。
在一個實施例中，在所使用的區塊或區段架構中，顯示在圖4的選定與反選定偏壓可以施加在賦能區塊或區段中。在一個實施例中，去能的區塊或區段也可以接收反選定訊號(典型為0伏特)，而排除在2T單元區塊架構中的WL(因為WL跨越多個區塊，假如WL連接至賦能區塊中的經存取記憶體單元，它可能不會被去能)。假如記憶體陣列沒有劃分成區塊或區段，顯示在圖4中的選定與反選定偏壓也可以施加到整個記憶體陣列。顯示在圖4中的一些偏壓電壓以星號(*)註記。該等偏壓電壓為例示性的，而且可能在本發明的其他實施例中變動。舉例來說，在程式化與抹除期間，該SL可以是浮動的，而不是短路連接到BL。
如圖4所示，可以藉由施加偏壓(VLIM)給位元線(BL)來讀取1T與2T SONOS記憶體單元，而將選定記憶體單元的來源線(SL)與SONOS字元(WLS)接地。該選定2T單元的字元線(WL)也可以在讀取操作時接收合適的偏壓。這使得電流視SONOS裝置的臨界電壓(Vt )而定而在位元線上流動(或不流動)。如同在以下更詳細說明的，位元線電流可以藉由感測放大器(230，圖1)來感測或「讀取」。在一個實施例中，一個接近零的電流值可以代表「1」位元的存在，而一個大致上更高的電流值可以代表在選定單元中「0」位元的存在。在本發明替代性的實施例中，也可能是相反的狀況。
如圖4所示，在讀取期間施加至選定BL的該偏壓(VLIM)被限定以避免干擾在相同BL上的其他單元。在一個實施例中，大約1.2伏特的VLIM可以由V_LIMIT產生器(280，圖1)提供。V_LIMIT產生器的實施例在以下會參考圖9更詳細地說明。如圖4所示，電力供應電壓(VPWR)經供應至選定2T單元的WL以在讀取操作期間啟動通道FNPASS裝置。在其他實施例中，可以藉由供應在電力供應位準之上的經幫浦處理之偏壓到選定2T單元的WL來增加讀取電流。但要注意的是，顯示在圖4中與在這裡討論的讀取偏壓電壓是例示性的，而不應被認為限制本發明。
在一些實施例中，選定/反選定偏壓(例如1.2伏特/0伏特)可以施加至1T與2T記憶體單元的BL與連接至在2T單元內的通過元件(FNPASS)的字元線(WL)。一個選定/反選定偏壓(例如0伏特/-2伏特)也可以施加至1T單元的WLS線以在讀取期間選定/反選定該等單元。該選定/反選定偏壓也可以用在1T單元的WLS線上，因為它不具有被動裝置。如圖4所示，該供應至P井的讀取偏壓對1T與2T單元來說可以是不同的。在一個實施例中，可以施加0伏特至2T單元的基板。然而，也可以施加一個稍負偏壓(例如-2伏特)至1T單元的基板。施加至P井的負偏壓導致了用於反選定記憶體單元的0伏時閘極至通道電壓。但要注意的是，在這裡提供的讀取偏壓電壓是例示性的，在本發 明的其他實施例中可能變動。
如圖4所示，1T SONOS記憶體單元也可以藉由施加負電壓(VNEG)給目標或「選定」記憶體單元的SONOS字元線(WLS)及施加正電壓(VPOS)給目標或「選定」記憶體單元的位元線(BL)、來源線(SL)與基板(P井)來加以抹除。在賦能區塊或區段內的非選定記憶體單元的SONOS字元線(WLS)以VPOS偏壓以避免抹除在非選定列上的記憶體單元。
一個近似的偏壓方案顯示在圖4中，用於抹除2T SONOS記憶體單元。然而，該2T方案與1T方案不同之處在於：藉由施加選定/反選定偏壓到連接至在2T單元內通過元件(FNPASS)的SONOS字元線(WLS)。在一個實施例中，VPWR也可以施加至選定的WL，而0伏特施加至所有的反選定WL。舉例來說，在抹除期間施加至WL的選定/反選定字元線可以由列解碼器(150)產生。
如圖4所示，1T SONOS記憶體單元也可以藉由施加正電壓(VPOS)給選定記憶體單元的SONOS字元線(WLS)及施加負電壓(VNEG)給選定記憶體單元的位元線(BL)、來源線(SL)與基板(P井)來加以程式化。在賦能區塊或區段內的非選定記憶體單元的SONOS字元線(WLS)以VNEG偏壓以避免程式化在非選定列上的記憶體單元。
在一些實施例中，該非選定記憶體單元的BL與SL也可以經偏壓(VBL)以避免程式化記憶體單元，該程式化記憶體單元被維持在抹除狀態。如以下更詳細說明的，在0伏特與VPWR之間的VBL偏壓也可以用來禁止程式化特定單元。在一個實施例中，大約1伏特的VBL也可以由BL電壓產生器(380，圖1)來提供。BL電壓產生器的一個實施例將參考圖7更詳細地討論。
一個近似的偏壓方案顯示在圖4中，用於抹除2T SONOS記憶體單元。然而，該2T方案與1T方案不同之處在於：藉由施加VWL偏壓(典型為0伏特與VNEG之間)到所有2T單元的字元線(WL)以減少在程式化期間對SONOS裝置的HV破壞。
在一個實施例中，也可以藉由WL電壓產生器(例如與HV控制方塊120相關)供應0伏特的VWL偏壓給所有2T單元的WL。WL電壓產生器的實施例將參考圖8在以下更詳細說明。
如圖4所示，根據本發明，SONOS記憶體單元也可以經由施加正(VPOS)與負(VNEG)電壓給SONOS電晶體的閘極、汲極、源極與基板端來加以抹除與程式化。這使得可以施加相對高的程式化與抹除電壓來作為更小電壓的總和。特別的是，顯示在圖2到圖4中的偏壓方案施加了VPOS與VNEG電壓給SONOS電晶體，在一個實施例中，可以施加大約6伏特的VPOS與大約-4伏特的VNEG至SONOS電晶體的該等端以提供+10伏特程式化電壓或-10伏特抹除電壓。然而，在這裡說明的記憶體架構不意圖限制，而且可以使用VPOS與VNEG電壓(例如分別為7伏特與-3伏特)的不同組合以產生上面的程式化與抹除電壓。在其他實施例中，也可以使用替代的VPOS與VNEG電壓以產生替代的程式化電壓(例如在大約+8伏特到大約+12伏特的範圍內)與替代的抹除電壓(例如在大約-8伏特到大約-12伏特的範圍內)。如同在以下更詳細說明的，該VPOS與VNEG電壓由一對電壓幫浦電路(320、330，圖1)獨立產生。該雙電壓幫浦電路的使用使得VPOS與VNEG電壓被平均產生在低電力供應電壓的中間(例如1.6伏特)。
該VPOS與VNEG電壓經由高電壓(HV)控制(120)、行(140)與列(130)區塊繞線至目標的1T或2T記憶體單元。HV訊號繞線是視下列各者而定：(一)抹除或程式化及(二)執行的是區塊、區段或是全塊指令。舉例來說，當記憶體陣列(110)的行被劃分成複數個「區塊」時，可以執行單一區塊抹除/程式化操作。在一個實施例中，一個「區塊」可以含有複數行的記憶體單元，因此在給定「區塊」裡的每一列可以儲存一個位元組(8位元)的資訊。在另一個實施例中，一個「區塊」可以儲存超過一個位元組的資訊(例如一個區塊可以儲存部分的資訊頁，其中一個「頁」是被定義成全部列的記憶體單元)。假如施行了全塊操作，在單一區塊裡的多個列或是多個資料區塊可以一次被程式化或抹除。在一些狀況中，該記憶體陣列(110)的列也可以額外地或替代性地劃分成複數個「區段」。但要注意的是，在圖5與圖6中分別顯示的區塊與區段架構是例示性的，而且可能不會使用在本發明所有的實施例中。
圖5說明了記憶體架構的一個實施例，其中2T記憶體單元的多個行被劃分成「區塊」，如此一來在給定區塊裡的每個列儲存一個位元組(8位元)的資訊。記憶體單元的每一行耦合在對應的位元線(例如BL_0)與對應的來源線(例如SL_0)之間。在圖5的實施例中，8行的記憶體單元被包括在每一列中儲存一個位元組資訊的每一區塊中。顯示在圖5中的例示性記憶體架構被劃分成(M+1)數目的區塊。
在一個實施例中，在給定區塊的所有電晶體共享一個共有的基板連結(例如使用N型電晶體會共享共有的P井)。在每一個區塊中，沿著一條給定列的鄰接記憶體單元的SONOS閘極被耦合至區域的WLS線(例如WLS_00)。沿著一個給定列的分離P井中的多個位元組也可以每個都具有分離的區域WLS線(例如WLS_00到WLS_0M)，該WLS線連接到與該列有關的全域WLS線(例如GWLS_0)。
顯示在圖5中的區塊架構可以一次程式化或抹除單一位元組的資料。為了執行一個位元組抹除/程式化操作，該顯示在圖4中的選定WLS偏壓藉由HV列與GWLS閂鎖區塊(130)繞線至目標列的GWLS線。但是如果與給定區塊有關的P通道與N通道區塊選定裝置(170，180)被賦能，對應至目標列的區域WLS線(例如WLS_00)可以只接收GWLS偏壓。合適的區塊選定裝置(170，180)經由HV行區塊(140)被賦能。該HV行區塊(140)也負責將BL與P井偏壓(顯示於圖4)繞線至選定區塊。在一個實施例中(顯示於圖5)，BL/SL短路區塊可以包括在每一個CMUX(220)中以用於將SL短路至選定區塊的BL。在另一個實施例中，該BL/SL短路區塊或者可以包括在HV行區塊(140)中。在又另一個實施例中，該SL可以是浮動的。
因為沿著一條列之鄰接記憶體單元的SONOS閘極耦合至相同的區域WLS線，影響記憶體單元的程式化與抹除操作沿著相同的列配置，並且位在相同的P井(或區塊)中。顯示於圖5中的架構藉由施加反選定WLS訊號(例如顯示在圖4中的VPOS或VNEG)至GWLS線，並因此施加到所有在相同選定P井中的非選定列的WLS線來避免程式化與抹除在相同P井(或區塊)中的其他列。此外，可以供應偏壓(VBL)到非選定的BL與SL以「禁止」或避免程式化在相同P井(或區塊)的「0」資料狀態之記憶體單元。VBL產生器的一個實施例在圖7中例示，並且在以下詳細說明。
如圖5所示，列解碼器(150)及HV隔離與VWL驅動器(160)被用在2T架構中以用於驅動連接至包括在2T單元中之被動電晶體閘極的字元線(WL)。在程式化期間供應至WL的偏壓由與該HV控制區塊(120)有關的字元線電壓(VWL)產生器產生。VBL產生器的一個實施例在圖8中例示，並且在以下詳細說明。
使用像是在圖5中顯示的區塊架構會有許多好處。這些好處包括但不限制於：在一個時間裡抹除/程式化一個位元組(或更多)及在抹除/程式化期間將使用的高電壓(HV)限制在只有用於抹除/程式化的那些區塊。具有在一條列上抹除/程式化一個位組的能力給了真正的EEPROM位元組可更動能力而不是由區段架構(以下說明)提供的假EEPROM功能。為了更動在區段架構中的位元組，該等位元組被寫入在HV行區塊(140)中的HV頁閂鎖。但是在相同列上沒有改變的其他位元組(也就是在相同的資料狀態)可以被讀出，寫回該等HV頁閂鎖並且接著程式化成他們先前的狀態。假如在一條列上有10個位元組，而每一位元組被抹除/程式化十次，每一位元組(與區塊)可能經受一百次抹除/程式化HV週期而不是使用在區塊架構中的十個週期。HV循環可能對於記憶體單元與HV電路造成很大傷害，因此實施例藉由量的數量級(或更多)來限制HV週期的數量。
圖6說明了記憶體架構的一個實施例，其中2T記憶體單元的多個列被劃分成「區段」。在區段架構中，每一行的記憶體單元被分成多個分段。在每一個區段中，在給定行分段內之記憶體的汲極端連接到區域或分段位元線(例如SBL_00)。在給定行分段內之記憶體的源極端連接到區域或分段來源線(例如SSL_00)。配置在給定行而不是在分離的區段P井內的多條SBL連接到平行於行的共有全域位元線(例如GBL_0)。
一個「區段」在這裡定義成包括在相同區段P井中側靠側配置的行分段。顯示在圖6中的例示性架構被劃分成數目Y的區段，每一區段含有X個行分段。在圖6的區段架構中，全部列的記憶體單元可以共享相同的字元線(WL)、SONOS字元線(WLS)與P井(SPW)連接。這使得區段架構一次程式化或抹除全部列(或頁)的記憶體單元。該頁尺寸由包括在區段中行的數目決定。每個區段中頁的數目由包括在每一行分段內的記憶體單元數目決定。
顯示在圖6中的區段架構可以一次程式化或抹除的所有列的資料。為了執行一個區段抹除/程式化操作，該顯示在圖4中的選定WLS偏壓藉由HV列與WLS閂鎖區塊(130)繞線至目標列。顯示在圖4中的BL偏壓經由包括在HV行區塊(140)內的HV閂鎖被施加至全域位元線(例如GBL_0到GBL_L)。但是假如與給定區段(例如區段0)有關的P通道與N通道區段選定裝置(190，200)被賦能的話，區域SBL(例如SBL_00)可以只接收GBL偏壓(例如GBL_0)。在一個實施例中，該SL可以在抹除/程式化期間被短路到在P通道與N通道區段選定裝置(190，200)內的BL。在讀取期間，該SL可以從垂直於在190與200中的SL的接地線接收讀取偏壓。來自圖4的P井偏壓藉由在HV列區塊(130)的區段控制被繞線到該等區段。
為了避免程式化與抹除在相同P井(或區塊)中的其他列，顯示在圖4中的反選定WLS偏壓可以施加到所有在相同選定P井中的非選定列的WLS線。此外，可以供應偏壓(VBL)到非選定的BL與SL以「禁止」或避免程式化在相同P井(或區段)的「0」資料狀態之記憶體單元。VBL產生器的一個實施例在圖7中例示，並且在以下詳細說明。
如圖6所示，列解碼器(150)與HV隔離與VWL驅動器(160)被用在2T架構中以用於驅動連接至包括在2T單元中之被動電晶體閘極的字元線(WL)。在程式化與抹除期間供應至WL的偏壓由與該HV控制區塊(120)有關的字元線電壓(VWL)產生器產生。VBL產生器的一個實施例在圖8中例示，並且在以下詳細說明。
使用區段架構有許多好處。如上面注意到的，該區段架構將每一個位元線分成複數個區域或分段位元線(SBL)。使用分段位元線，藉由減少出現在經存取記憶體單元中寄生電容來減少在讀取期間位元線的延遲。在區段架構中一個經存取的記憶體單元驅動一個SBL而該GBL連接至該SBL。因為在其他區段中的SBL沒有藉由高電壓區段選定裝置(190，200)從GBL連接，他們沒有在讀取時將寄生電容顯示給經存取記憶體單元。至少，顯示在圖6中的區段架構可以將寄生電容的負擔減少為1/2(假如使用兩個區段的話)。藉由將該陣列分成超過兩個區段，可以達成額外的減少。
在這裡的實施例中，該區段架構可以調整在讀取期間出現在區域位元線(SBL)之漏電流的量，所以比較不可能損壞「1」的資料，舉例來說，當「1」位元被讀取時，讀取電流應該接近零。但是當讀取偏壓施加到選定行時，漏電流路徑被建立在該行中所有非選定電晶體的BL與SL之間(汲極到源極)。另一個漏電流路徑存在於從選定的BL經由汲極節點到共有P井。在一個實施例中，當在選定行中的所有非選定電晶體位在「0」資料狀態時，漏電流最大。沒有區段架構，在選定行中的漏電流量可能接近對應至「0」資料狀態的電流層級，導致儲存「1」資料的經存取記憶體單元被錯誤讀取成「0」資料。藉由實施區段架構，該記憶體元單元的數目與在選定SBL上的漏電流可以被調整，無論在相同SBL上的非選定單元的資料狀態為何，「1」資料不可能被錯誤讀取。因為在這裡說明的漏電流路徑視製程、電壓與溫度(PVT)而定，當選擇包括在每一個SBL上記憶體單元的數目(也就是在區段的每一個分段中的記憶體單元數目)時，應該要考量最糟的PVT情形。
在一個實施例中，只有目標區段內的記憶體單元可能經受HV循環破壞。換句話說，該區段架構消除了在目標區段外列(或頁)的HV循環。這減少了記憶體單元「損耗」並且延長了記憶體陣列的壽命。在特定區段內因為HV循環引起的記憶體單元損耗可以藉由限制包括在每一區段中的列數目來減少。為了避免在目標區段外的HV循環，可以在程式化與抹除期間放置反選定偏壓(例如在2T方案中的0伏特)在所有反選定區段的WL、WLS、SBL與P井上。
在一個實施例中，記憶體陣列的尺寸沒有因為BL負載、BL漏電流或HV循環的限制而被限制。這使得更多列被包括在用於增加密度的記憶體陣列內。
如同上面注意到的，可以供應偏壓(VBL)到非選定的BL與SL以「禁止」或避免程式化在相同區塊或區段的「0」資料狀態記憶體單元。舉例來說，可以藉由施加VPOS給與選定單元相關的SONOS閘極及施加VNEG給選定單元的BL、SL與P井來程式化選定記憶體單元。這個偏壓方案形成了在選定記憶體單元之閘極與SONOS層下的通道(位於VNEG位準)。施加至選定記憶體單元之偏壓方案的方向與量(例如10伏特)導致電子從通道穿隧到SONOS裝置的氮化物子層，將程式化臨界電壓(VTP)驅動為正。
為了禁止或避免程式化在相同P井的「0」資料狀態之記憶體單元，施加偏壓(VBL)到非選定行的BL與SL以偏壓具有VBL之所有「0」資料狀態之記憶體單元的通道區域。雖然施加至通道區域的偏壓仍然位在用來程式化的方向(例如＋)，提供至所有「0」資料狀態之記憶體單元的量(例如5伏特)並不足夠以程式化該等單元。這使得該等記憶體單元維持在具有經抹除(VTE)臨界值的「0」資料抹除狀態。供應至「0」資料狀態之記憶體單元的VBL偏壓典型地為介於VPOS與VNEG之間的中間層級偏壓。但是因為用來禁止「0」資料狀態之記憶體單元的VBL偏壓層級可以隨著HV位準、製程與其他次要因素變動，也可以使用提供可調整VBL偏壓的手段。
圖7例示了可以用來提供可調整VBL偏壓給在給定區塊或區段內的非選定BL與SL的VBL產生器電路(380)的實施例。顯示在圖7中的VBL電路使用電阻鏈以將供應範圍(例如0伏特到VWPR)分成VBL的16個可能值。藉由供應BDAC[3:0]值給解碼器382來選擇特定的VBL值。如圖1所示，該BDAC[3:0]值可以儲存在暫存器區塊(260)內。如圖7所示，解碼器382將該BDAC[3:0]值解碼成賦能訊號(例如[0:15])，該訊號供應給耦合至該鏈的16個切換器。在一個實施例中，該賦能訊號只啟動該等切換器其中之一。由該經啟動切換器提供的VBL值經由在HV行區塊(140)的HV頁閂鎖繞線到非選定的BL與SL。在該例示的實施例中，藉由供應程式化(PRG)訊號給耦合在VPWR與該電阻鏈之間的P通道電晶體的閘極來賦能VBL產生器。也可以藉由模式控制電路(370)來提供PRG訊號，如同以下更詳細討論的。
在一個實施例中，可以在程式化操作期間供應大約1伏特的VBL偏壓給定區塊或區段的非選定BL與SL。但是這樣一個偏壓是例示性的，而在本發明的實施例中可能有所不同。無論如何，可以使用VBL偏壓以避免程式化在相同區塊或區段中的「0」資料狀態之記憶體單元。
如同上面注意到的，可以施加VWL偏壓到所有2T單元的字元線(WL)以減少在程式化期間對SONOS裝置的HV破壞。舉例來說，在程式化期間供應至選定記憶體單元的高電壓可以導致在不同列上的非選定經程式化單元中的SONOS電晶體源極端變得比預期的正值高。這會導致非選定經程式化單元的電壓臨界值掉到最小的VTP位準以下，將經程式化的「1」資料改變成「0」資料。可以藉由施加VWL偏壓至所有2T單元的字元線來消除這一類的程式化干擾。該VWL偏壓導致在非選定單元中的SONOS電晶體變得更偏向負值，消除了干擾的可能性。應該選擇該VWL偏壓的位準以在HV循環期間將非選定經程式化記憶體單元的VTP盡可能維持在高位準。如同以下更詳細描述的，VWL偏壓藉由WL電壓產生器產生並且藉由列解碼器(150)與HV隔離與VWL驅動器(160)供應至所有2T單元的WL。該VWL偏壓的位準範圍可以在0伏特與VNEG位準之間。
圖8例示了可以用來提供可調整VWL偏壓給所有2T單元字元線的WL電壓產生器的實施例。如同以上注意到的，該VWL偏壓的位準應該被選擇以在HV循環將非選定經程式化記憶體單元的VTP盡可能維持在高位準。在一個實施例中，可以使用電壓數位至類比轉換器(VDAC)電路(310)來決定合適的VWL偏壓位準。如同在以下更詳細討論的，可以藉由供應合適的PNB訊號(例如PNB=0)給電壓邊界DAC(VDAC310)來賦能負邊界模式。測試模式賦能(TM_EN)訊號賦能該VDAC及允許邊界電壓(VMARG)經由切換器SW1、列解碼器(150)與HV隔離與VWL驅動器(160)繞線至記憶體陣列(110)的字元線(WL)。
可以藉由供應由MDAC[7:0]設定的VMARG範圍來決定合適的VWL偏壓給記憶體陣列的字元線(WL)，而發生抹除/程式化循環以監控VMARG在VTP(也就是該SONOS程式化Vt )上的效應。如同以下更詳細說明的，一個目標VTP可以由執行初始邊界模式(MM)讀取來決定。在邊界模式期間，該VDAC的輸出(VMARG)被施加至SONOS字元線(WLS)，因此可以測量到SONOS裝置的所得初始電壓(Vt )。以下提供MM讀取的進一步說明。一旦決定了合適的VWL偏壓(因此該目標VTP被維持住或是干擾程度最小)，用來維持目標VTP的VWL偏壓可以由金屬選擇設定，而且經由切換器SW2、列解碼器(150)與HV隔離與VWL驅動器(160)繞線至字元線。
如圖8所示，該WL電壓產生器可以使用來自電壓幫浦(330)的VNEG電壓以產生範圍在0伏特與VNEG之間的字元線電壓(VWL)。舉例來說，除了VDAC 310與切換器SW1與SW2之外，該WL電壓產生器也可以包括一對高電壓二極體連接N通道(NHV)電晶體。來自電壓幫浦(330)的VNEG電壓連接至該串聯NHV裝置(NHV1)之第一者的源極。由金屬選擇控制的切換器放置在VNEG(Met OP_SW1)、第一NHV1裝置的汲極(Met OP_SW2)與第二NHV2裝置的汲極(Met OP_SW3)之間。一旦決定了目標VTP，用來維持目標VTP的VWL偏壓藉由啟動切換器其中一者(例如Met OP_SW1、Met OP_SW2與Met OP_SW3)來設定，因此VNEG的VWL電壓、VNEG+VT(NHV)或VNEG+2*VT(NHV)可以供應至列解碼器(150)與HV隔離與VWL驅動器(160)。
在一個實施例中，可以在程式化操作期間供應0伏特的VWL偏壓給所有2T單元的被動裝置。但是這樣一個偏壓是例示性的，而且在本發明的其他實施例中可以是不同的。無論如何，施加至WL的VWL偏壓可以用來消除HV循環造成的干擾。在一個實施例中，該WL電壓可以在抹除操作期間設定成用於選定WL的VPWR與非選定WL的0伏特。或者，使用的WL電壓在抹除期間可以是浮動的，或是Hi-Z(也就是設定至高阻抗狀態)的。在替代性實施例中，該WL會由VWL電路驅動。
在某些實施例中，顯示在圖1中的非揮發性記憶體陣列(110)可以包括一或多個輔助列(210)。輔助列是保存在NV記憶體陣列(110)宣稱密度之外的資訊並且通常不能讓使用者存取。在某些實施例中，假如鎖定訊號(AXA)被賦能的話，該輔助列可以由使用者存取。該等輔助列(210)可以用來儲存可以在工廠設定的各種資訊(例如製程、晶圓批、晶圓、晶粒與組構資料)。假如要儲存更多資料的話，可以包括超過一個輔助列。輔助資料的一部分或全部可以在上電(POR，power-on-reset，電力重置)時下載到揮發性暫存器以組構用於特定應用的記憶體。
輔助列在區塊與區段架構中以不一樣的方式施行。在區塊架構中，該輔助列跨越多個區塊子陣列。儲存在每個區塊中的輔助資料與在區塊中的其他資料共用P井。當在區塊子陣列中的資料位元組上執行HV操作時，在子陣列中的輔助列也可能被高電壓(HV)干擾。該區塊架構沒有讓輔助列避免接收HV偏壓。在區段架構中，該輔助列被限制在單一的指定區段中。當HV操作在儲存在其他區段中的資料上執行時，將輔助列限制在指定列中以避免該輔助資料接收HV偏壓。
在區塊與區段架構之間，資料從陣列中輸出與連接到輸出電路的方式也不同。在區塊架構中，分離的行多工器(CMUX)耦合至每一個區塊子陣列。與特定區塊有關的CMUX將該區塊的位元線(例如BL_0到BL_7)連接到在感測放大器區塊(230)中的複數個感測放大器(SA)。顯示在圖5中的架構包括8個在區塊(230)中的感測放大器，或是包括在單一區塊內一條位元線的一個感測放大器。在讀取操作 期間，一個CMUX(例如CMUX220_0)被賦能以用於從區塊子陣列(例如區塊0)接收一個位元組的資料。從區塊子陣列接收的資料經由資料匯流排(CL[7：0])繞線到感測放大器區塊(230)，該資料匯流排跨越整個陣列。在CL匯流排中的每一條線將不同的位元線連接到在SA區塊(230)中的單一SA。舉例來說，每一區塊子陣列的BL[0]連接到CL[0]，而CL[0]又連接到SA[0]。但是因為在這個實施例中，在任何給定時間中只有一個CMUX被賦能，所以CL[0]連接到在區塊中被讀取的唯一BL[0]。該區段架構藉由群聚全域位元線(GBL)並使用用於每一群組之GBL的指定行多工器(CMUX)、行線(CL)與感測放大器(SA)而與區塊架構不同。每一個SA經由指定CL與CMUX區域式地電氣連接至一群SBL。該COMUX將CL連接到在一個群組中的一個GBL。在這個實施例中，在區段架構中，每一個CL跨越一群GBL，而在區塊架構中沒有跨越整個陣列。這減少了在區段架構中的CL寄生負載。
無論SA區塊(230，圖1)是否被使用在區塊或區段架構中，根據本發明之實施例的感測放大器可以包括好幾個特性，增加了使用在這裡說明之NV記憶體架構的系統可靠度。第一，該感測放大器可以包括複製ISA_ref電流路徑以允許在讀取期間使用的參考電流(ISA_ref)的量與溫度補償。第二，也可以使用恒定的(相對於溫度)參考電流(ITIM_ref)來控制感測放大器時間選擇。第三，可以使用電壓限制機制(280)來避免BL電壓在讀取期間超過VLIM。第四，FNPASS裝置可以納入在複製ISA_ref電流路徑中以賦能低電力供應(VPWR)操作。第五，可以包括一個繞道電路以用於將SA的輸出連接到SA的輸入，因此允許了記憶體單元IV特性的直接量測。根據本發明之實施例的感測放大器可以包括一或多個在這裡出現的特性。在以下提供進一步的說明。
如圖1所示，參考電流(IREF)產生器(240)被包括在記憶體架構內以用於控制資料從NV記憶體陣列(110)被讀取的方式。該IREF產生器區塊(240)提供兩個參考電流：溫度補償參考電流(ISA_ref)與隨溫度恒定的參考電流(ITIM_ref)。該ISA_ref電流在SA第一級中被複製且用於感測。該ITIM_ref用於產生時脈訊號，該等時脈訊號被供應給感測放大器以控制感測放大器時間選擇。該ISA_ref電流供應至SA控制區塊(250)，它藉由第一SA偏壓產生器
(252)轉換成一對偏壓(VNBIAS，VPBIAS)。如圖9所示，來自SA控制區塊(250)的VNBIAS與VPBIAS被供應至SA第一級以產生ISA_ref電流的複製品。在圖9的實施例中，該SA第一級包括兩對串聯CMOS電晶體(例如P1/N1與P2/N2)。PMOS電晶體(P1,P2)的閘極耦合在一起以接收VPBIAS。NMOS電晶體(N1,N2)的閘極耦合在一起以接收VLIM(以下說明)。電晶體N1的源極耦合以接收記憶體單元電流(Ice11)。電晶體N2的源極耦合至包括NMOS電晶體N3的複製電流路徑。電晶體N3的閘極耦合以接收VNBIAS。在一個實施例中，該複製電流路徑可以包括額外的FNPASS裝置，在以下會詳細說明。
該SA第一級將記憶體單元電流(Ice11)與複製ISA_ref電流轉換成連接到SA第二級的+/-輸入，其中該差動電壓被比較以決定「0」或「1」資料是否從目標記憶體單元中被讀取。在一個實施例中，假如記憶體單元電流(Ice11)小於ISA_ref，該感測放大器可能會感測「1」資料。而假如記憶體單元電流(Ice11)大於ISA_ref，該感測放大器可能會感測「0」資料。由SA區塊(230)感測的資料被閂鎖住，而且供應至輸入/輸出(I/O)匯流排，該匯流排將資料繞線到外部系統元件(經由圖1的IO[N:0])。
記憶體單元電流(Ice11)傾向於在跨越製程、電壓與溫度(PVT)邊界時變動。SONOS記憶體單元電流可以禁止在量與溫度上顯著的變動(例如斜率)。在一些狀況下，該ISA_ref電流可以調整以容納寬廣範圍的記憶體單元電流。在其他狀況下，該ISA_ref電流可以調整以利用記憶體單元的IV特性來提供最佳化的資料保存與HV忍耐度。在一個實施例中，IREF產生器區塊(240)可以根據儲存在暫存器區塊(圖1的260)內的值來調整ISA_ref的量及/或斜率。
舉例來說，該ISA_ref電流的量可以用儲存在IDAC[4:0]中的可程式化值來調整。在一個實施例中，該IDAC[4:0]暫存器可以調整0.6微安培的增加量。可以使用替代性的增加調整而不偏離在這裡說明的實施例範疇。在一些狀況下，ISA_ref電流的量可以調整來最佳化資料的保存。假如SPC控制器(在以下說明)決定了提供最佳化資料保存的高記憶體單元電流(Ice11)，儲存在IDAC[4:0]暫存器中的值可以被增加以增加ISA_ref電流的量。增加ISA_ref電流的量使SA可以感測只位在較高位準之相同記憶體單元抹除-至-程式化的電流窗。假如該ISA_ref電流維持在較低的電流位準，可以使用較大的VT窗，而資料保存可能會遭遇困難。
該ISA_ref電流的斜率可以用儲存在Slope[2:0]中的可程式化值以額外的方式或是替代的方式來調整。在一個實施例中，該Slope[2:0]暫存器可以用斜率5毫安培/度C的增加量調加以整。也可以使用替代性的增加調整而不偏離在這裡說明的實施例範疇。在一些狀況下，ISA_ref電流的斜率可以調整以補償在記憶體單元電流(Ice11)中的溫度變動。因為ISA_ref是視溫度而定的，該VNBIAS與VPBIAS訊號與供應至SA區塊(230)的複製ISA_ref電流也都是視溫度而定的。以這樣的方式調整ISA_ref電流使參考電流可以追蹤在記憶體單元電流中的溫度變動。
除了ISA_ref之外，該IREF產生器區塊(240)產生了隨著溫度恆定的電流參考ITIM_ref，該電流控制SA時間選擇。在一個實施例中，該ISA_ref電流的量可以藉由下加一或多個下列輸入到該IREF產生器區塊(240)來加以調整：ITIM[3:0]、ITIMAUTO[3:0]，AUTO_TIM與XTRM_TIM。如同以下提出的，可以設定該等輸入以增加或減少ISA_ref的量，因此增加或減少了NV記憶體區塊(110)的感測時間或存取時間。
在記憶體速度上最大的影響通常是記憶體尺寸或密度。在一個實施例中，該ITIM[3:0]與ITIMAUTO[3:0]的值可以藉由金屬選擇(270)加以固定，因為記憶體陣列(110)的密度典型地固定於給定的應用中。ITIM[3:0]定義了在少於100度C之溫度的第一記憶體速度(例如非自動速度)。ITIMAUTO[3:0]定義了在少於150度C之溫度的第二記憶體速度(例如自動速度)。為了允許更高的溫度係數，第二記憶體速度通常比第一記憶體速度慢。
該AUTO_TIM與XTRM_TIM輸入通常用於在ITIM[3:0]與ITIMAUTO[3:0]之間選擇。當AUTO_TIM與XTRM_TIM被反選定，該ITIM_ref電流的量由ITIM[3:0]所設定。當AUTO_TIM被選定而XTRM_TIM被反選定，該ITIM_ref電流的量由ITIMAUTO[3:0]設定。當選定XTRM_TIM時，忽略ITIM[3:0]與ITIMAUTO[3:0]。當XTRM_TIM被選定時，該ITIM_ref電流的量減少到自動位準以下。這進一步減少了記憶體速度，因此可靠的讀取可以發生在低電力狀態期間，像是VPWR小於1.6伏特時。
該ITIM_ref電流供應至SA控制區塊(250)，它轉換成用於控制SA時間選擇的內部時脈訊號。舉例來說，該SA控制區塊(250)可以將第二偏壓產生器區塊(254)耦合至SA時脈產生器區塊(256)，如圖10所示。該SA偏壓產生器區塊(254)使用ITIM_ref電流以產生內部偏壓訊號(PBIAS和NBIAS)。如果ITIM_ref在低位準，PBIAS和NBIAS分別與VPWR和接地較不相關。這使得在SA時脈產生器(256)內的時間選擇鏈變得「匱乏」(starve)，導致連慢的SA時脈訊號。如果ITIM_ref在高位準，PBIAS和NBIAS會更加偏壓到VPWR和接地。這減少了經過該鏈的時間延遲，並因此產生更快的SA控制訊號。從時間選擇鏈輸出的SA時脈訊號以供應至記憶體架構的輸入時脈訊號(ACLK)為基礎。該SA時脈訊號控制了在SA內的預先充電、均等化、第二級賦能與輸出閂鎖的時間選擇。
如以上所注意到的，IDAC[4:0]與Slope[2:0]是可程式化值，儲存在暫存器區塊(260)內，並且由IREF產生器(240)使用以產生ISA_ref。在一個實施例中(沒有顯示在1中)，該用來產生ITIM_ref的ITIM[3:0]與ITIMAUTO[3:0]值可以是儲存在暫存器區塊(260)內的可程式化值，而不是在選擇區塊(270)中設定的金屬選擇。這使得ITIM_ref電流的量可以根據給定溫度範圍及/或記憶體密度在選定所希速度時變動。
在一個實施例中，儲存在暫存器區塊(260)內的一或多個可程式化值可以藉由耦合至記憶體架構或包括在記憶體架構內的處理器來變動。顯示在圖1中的系統效能控制器(SPC)實施了一個這樣的處理器。在一個實施例中，該一或多個可程式化值可以根據溫度變動。舉例來說，該SPC(350)可以接收來自溫度感測器(360)的溫度值(Temp_val)。該SPC可以使用該溫度值以調整該一或多個可程式化值，如以下更詳細討論的。
在共有授權的美國專利申請案第12/207104號名為「調整參考電流的系統」中說明使用來自處理器的回饋以產生可調整量與溫度參考電流之IREF產生器的實施例。在某些實施例中，在這裡參考圖1說明的該IREF產生器(240)可以以近似於在共有授權申請案中說明之產生器的方式施行。舉例來說，在這裡說明的IREF產生器可以使用處理器回饋以產生可調整之量與溫度補償ISA_ref電流。但是在這裡說明的IREF產生器不限制於在共有授權專利申請案中說明的施行例。舉例來說，在這裡說明的該IREF產生器藉由提供用於產生恆定(隨溫度)參考電流ITIM_ref的額外手段(該電流用在控制感測放大器時間選擇)而不同於在共有授權申請案中說明的IREF產生器。
除了HV循環造成的干擾，在讀取期間在選定BL被驅動在最大值可允許BL位準(VLIM)之上時，該SONOS 1T與2T記憶體單元也被干擾。如圖4所示，反選定BL正常維持在0伏特。當記憶體單元選定用於讀取，電壓(例如1.2伏特)從SA被驅動到選定BL。如圖1和圖9所示，VLIM位準限制機制(280)可以用來避免BL電壓在讀取期間超過VLIM。限制BL電壓減少了在很多次的讀取週期後可能會干擾SONOS電晶體的閘極(WLS)至汲極(BL或SBL)偏壓。
VLIM產生器(280)的實施例顯示在圖9中。雖然一個特定的實施例顯示於圖式中並在這裡說明，但習於此技術者將能了解該VLIM產生器可以用不同方式施行而不偏離在這裡揭露的實施例範疇。
顯示在圖9中的VLIM產生器是一個閉迴圈電路，使用了參考電壓(VREF)以產生限制電壓(VLIM)。在一個實施例中，藉由能帶隙參考電路提供穩定的VREF。但是在這裡說明的電路沒有如此受限，而且可以使用在其他實施例中產生參考電壓的手段。運算放大器(282)將VREF電壓與由電阻分離器網路(R1，R2)產生的回饋電壓(VFB)作比較。該電阻分離器網路耦合至本地的高電壓N通道裝置(N4)之源極端。該裝置N4的汲極端耦合至P通道裝置(P3)的汲極端，該P通道裝置(P3)可以被啟動/反啟動(藉由SLEEP)以用於賦能/去能該VLIM產生器。P3、N4、R1與R2被串聯在VPWR與接地之間。在R1與R2之間產生的電壓被回饋到選擇放大器以作為回饋電壓(VFB)。選擇R1與R2電阻的比例以將VLIM電壓限制在預定的最大位準(例如1.2伏特)。該選擇放大器(VLIM)的輸出供應至裝置N4的閘極端與包括在SA第一級內的N通道裝置(N1，N2)的閘極端。
如圖9所示，該VLIM產生器與SA第一級使用本地(VT到0伏特)N通道高電壓裝置(N4，N1，N2)組構以作為源極隨耦器以產生來自VPWR供電位準的最大可允許BL電壓(VLIM)。驅動具有VLIM之N1裝置的閘極確保了該閘極連接N1與N2裝置的源極端可以被驅動到大約VLIM(因為該N1與N2裝置的VT是0伏特左右)。這限制了由CL供應並供應至選定BL的WLS至BL偏壓，在這個實施例中消除了在相同BL上的干擾。
在一個實施例中，可以將額外的FNPASS裝置包括在SA的複製ISA_ref電流路徑。包括在SA內的該FNPASS裝置可以大致上等於包括在該2T SONOS記憶體單元(圖 2B)內的FNPASS裝置。如圖9所示，該FNPASS裝置的閘極可以耦合至VPWR。這使得該複製ISA_ref電流路徑可以追蹤VPWR，因此維持了正確的感測，即使是在低VPWR位準(例如大約1.6伏特)。在一個實施例中，包括在記憶體單元與該SA第一級內的該FNPASS裝置的VT可以等於1.4伏特。假如FNPASS裝置被包括在記憶體單元內而不是在SA第一級內，在低VPWR位準的感測會失效，因為該記憶體單元電流(Icell)會減少(因為包括在該2T單元內之FNPASS裝置的高VT)，但是該複製ISA_ref電流則不會減少。納入SA第一級內的FNPASS裝置使該複製ISA_ref電流以類似的方式增加，所以感測可以在低VPWR位準時發生。
在一個實施例中，一個直接陣列存取(DAA)模式也可以用來繞過SA(當SA是關閉時)並且將SA輸出路徑(I/O)直接連接到行線(CL)，而該行線(CL)連接到多個行多工器(CMUX)。從該SA繞過允許了當CL連接至BL時(經由它的正常解碼路徑)，可以直接量測記憶體單元的IV特性，而且可以賦能特定列。
一個例示性電路(290)的一個實施例顯示在圖9與圖11中。在該說明的實施例中，N通道裝置(N5)耦合在SA輸出路徑(IO)與輸入到SA的行線(CL)之間。藉由供應至該N5裝置閘極的DAA_en訊號來賦能或去能DAA模式。當該DAA模式被賦能，該N5裝置繞過該SA並將IO路徑直接連接到該CL輸入。該CMUX將該CL解碼成在記憶體陣列中的單一BL，因此在一個實施例中，每一個IO連接到DAA模式中的唯一一個BL。為了從特定記憶體單元獲得IV特性，可以施加0伏特的偏壓到WLS線(1T)，可以施加VPWR的偏壓到該記憶體陣列的WL線(2T)，使每一個IO路徑連接到單一記憶體單元。
在一個實施例中，可以增加一個選擇性的IO解碼器電路(295)以將所有的IO解碼成單一DAA_IO線。在圖9與圖11的實施例中，IO解碼器電路(295)包括多輸入AND閘與N通道裝置(N6)。AND閘的輸入耦合以接收DAA_en訊號與來自DAA_addr匯流排的複數個位址訊號。該AND閘的輸出耦合到N6裝置的閘極。當DAA_en與DAA_addr被賦能，該N6裝置繞過該SA IO路徑並將CL輸入直接連接到DAA_IO。在一些狀況下，每一個SA可以包括一個選擇性IO解碼器電路(295)。該選擇性電路可以將來自所有SA的IO解碼成單一DAA_IO線，使得系統或測試器資源被最小化。
顯示在圖9與圖11中的DAA模式提供了一個測量記憶體架構IC特性的一種方式。在某些實施例中，記憶體單元IV特性可以額外地或替代性地經由測試模式介面區塊(300)來獲得。如圖1所示，該測試模式介面區塊(300)可以接收來自Test_Pad1、Test_Pad2與邊界電壓DAC(VDAC，310)的類比輸入。在某些實施例中，該來自測試點或VDAC的類比輸入可以繞線到該記憶體陣列的WLS線(1T或2T)。與DAA模式不同的是，在WLS=0伏特時得到IV特性，供應類比輸入到測試模式介面區塊(300)致使可以得到寬範圍之WLS電位的IV特性。這可以獲得一個家族的IV圖。
被指稱為系統效能控制器(SPC)的處理器被納入以用於控制在這裡說明的NV記憶體架構的很多特性與功能。舉例來說，該SPC(350)藉由供應合適的模式控制(Mode[3:0])訊號給模式控制區塊(370)來控制是讀取、抹除或程式化操作何者被執行。該Mode[3:0]輸入被定義時脈輸入到具有Aclk訊號的模式控制區塊(370)。根據Mode[3:0]訊號的值，該模式控制區塊(370)可以供應READ訊號給SA控制區塊(250)或是ERS/PRG訊號給HV控制區塊(120)。假如要執行程式化操作，該PRG訊號繞線至該BL電壓產生器(380)。該Mode[3:0]輸入也可以用來組構用於區塊或區段操作的NV記憶體陣列(110)，該等操作包括位元組、頁、全塊區段、全塊所有的抹除/程式化與HV頁閂鎖重置。除了控制該模式之外，也可以供應Seq[1:0]輸入給模式控制區塊(370)以控制HV操作的排序。
該SPC(350)也控制在NV記憶體陣列(110)上處理的邊界模式(MM)讀取。MM讀取是經由SA路徑的正常讀取，除非SONOS閘極被驅動至VMARG(而不是0伏特)。這樣一來，VMARG的閘極至源極電壓(VGS)在邊界模式讀取期間供應至SONOS裝置。該邊界電壓由VDAC 310提供。如以下所提出的，該SPC供應輸入訊號(PNB、MDAC[7:0])給VDAC以用於控制因而產生之邊界電壓(VMARG)的極性與量。
在某些實施例中，SPC(350)可以初始化記憶體陣列的邊界模式讀取以決定在抹除/程式化期間目標VTE(SONOS抹除Vt值)與目標VTP(SONOS程式化VT)值是否匹配。
舉例來說，經抹除SONOS裝置具有主要的負VT(稱為VTE)而經程式化的SONOS裝置具有主要的正VT(稱為VTP)。在一些狀況下，可以初始化負邊界模式讀取以決定目標VTE是否避免了過度抹除的達成。雖然不需要擔心過度程式化的問題，可以初始化正邊界模式讀取以決定目標VTP是否被達成。
SPC(350)藉由供應合適的PNB訊號給幫浦控制(340)與邊界電壓DAC(VDAC，310)區塊初始化正與負邊界模式讀取。該PNB訊號控制是正或負邊界模式讀取應該被執行，並且因此控制那一個電壓幫浦(320，330)被導通以用於邊界模式讀取。一般而言，該VPOS幫浦在正邊界模式讀取期間被開啟，而VNEG幫浦在負邊界模式讀取期間被開啟。但是當賦能超過一個測試模式時(例如在相同時間賦能負邊界模式與DAA模式時)，VPOS與VNEG幫浦可以在相同時間被啟動。
在邊界模式讀取期間，VDAC(310)產生邊界電壓(VMARG)，該電壓經由測試模式介面區塊(300)、HV控制區塊(120)與HV列區塊(130)繞線至SONOS電晶體的閘極。該VMARG的位準由MDAC[7:0]設定而PNB訊號供應至來自SPC的VDAC。在一個實施例中，如圖13所示，可以由R-2R階梯與切換器網路產生VMARG。
除了來自SPC(350)的PNB與MDAC[7:0]訊號之外，該R-2R階梯與切換器網路從電壓幫浦(320與330)接收VPOS與VNEG訊號。在一個實施例中，VDAC(310)可以使用輸入訊號以產生256個VMARG位準，範圍在用於正邊界讀取的0伏特與VPOS之間，或是在負邊界讀取的0伏特與VNEG之間。在0伏特到VPWR範圍之外的VMARG位準可以用來偵測記憶體單元臨界電壓(Vt s)，該臨界電壓位在供電軌之外。
當PNB=1時，該幫浦控制電路(340)將賦能訊號(ENPOS)繞線至VPOS電壓幫浦(320)，使得幫浦(320)供應VPOS給R-2R階梯與切換器網路。這使得VDAC(310)可以產生範圍在0伏特到VPOS內的256個正邊界電壓(VMAG)。該MDAC[7:0]輸入被變動以用於供應漸增的正邊界電壓給記憶體單元直到找到「全部通過」與「全部失敗」的點。該通過/失敗的點可以經由測試模式介面區塊(300)觀察。舉例來說，該測試模式介面區塊(300)可以將漸增正VMARG值繞線至記憶體陣列(經由VMARG_int)。VMARG造成的臨界電壓(Vt s)經由測試模式介面區塊觀察。假如該經測量Vt 讓所有的記憶體單元通過(也就是沒有單元傳導電流)，將與該邊界電壓相關的Vt 決定為最糟狀況的VTP(VTP_wc)。將讓所有記憶體單元失敗(也就是所有的單元都傳導電流)的下一個最高的VMARG設定決定為最佳狀況的VTP(VTP_bc)。
當PNB=0時，該幫浦控制電路(340)將賦能訊號(ENNEG)繞線至VNEG電壓幫浦(330)，使得幫浦(330)供應VNEG給R-2R階梯與切換器網路。這使得VDAC(310)可以產生範圍在0伏特到VNEG內的256個負邊界電壓(VMAG)。該MDAC[7:0]輸入被變動以用於供應漸增的負邊界電壓給記憶體單元直到找到「全部通過」與「全部失敗」的點。該通過/失敗的點可以經由測試模式介面區塊(300)觀察。舉例來說，該測試模式介面區塊(300)可以將漸增負VMARG值繞線至記憶體陣列(經由VMARG_int)。VMARG造成的臨界電壓(Vt s)經由測試模式介面區塊觀察。假如該經測量Vt 讓所有的記憶體單元通過，將與該邊界電壓相關的Vt 決定為最糟狀況的VTE(VTE_wc)。將讓所有記憶體單元失敗的下一個最高的VMARG設定決定為最佳狀況的VTE(VTE_bc)。
該SPC(350)也控制用來可靠地寫入(抹除與程式化)SONOS 1T與2T記憶體單元的演算法，以達成資料保存與忍耐度的需求。這些指稱為「聰明寫入演算法」的演算法在名為「寫入非揮發性記憶體陣列的智慧型方法」共有授權的臨時專利申請案序號第61/122,805號中更詳細地討論。由SPC(350)使用的聰明寫入演算法的概要在以下提供。演算法的進一步說明可以在該共有授權臨時專利申請案中找到，其中的說明在這裡全體併入。
在實施例中，由SPC(350)使用的「聰明寫入演算法」可以藉由避免跨越製程與溫度邊界之SONOS抹除Vt (VTE)之飽和來最大化資料保存與忍耐度循環。藉由執行多個步驟避免VTE飽和。首先，該非揮發性記憶體陣列被特性化(典型地經由製造)以決定應該被用來可靠地寫入非揮發性記憶體陣列的輸入。該等輸入包括儲存在暫存器區塊(260)內的值，而且是以在初始邊界模式讀取期間找到的目標VTE與VTP值為基礎。除了陣列特性化之外，在抹除之前執行預先程式化步驟以將任何經抹除電晶體的VTE移動到經程式化狀態。這藉由避免過度抹除而避免了在後續抹除上的抹除飽和。
在一個實施例中，該SPC一開始預先程式化所有的目標記憶體單元，因此後續的抹除陣列可能不會過度抹除已經被抹除的記憶體單元。如圖12所示，該預先程式化訊號典型地為短持續期間(例如小於1毫秒)。但是是高程式化電壓(例如大於10.5伏特)。如同在以下更詳細討論的，SPC(350)藉由供應合適的訊號給幫浦控制電路(340)與電壓幫浦(320與330)來控制預先程式化訊號的持續時間和量。除了製程邊界之外，SPC(350)也調整預先程式化訊號的持續時間及/或量以補償溫度的改變。在一個實施例中，可以根據從溫度感測器(360)接收的Temp_val訊號來調整溫度。
該SPC執行各種步驟以特性化記憶體陣列並決定使用的輸入以獲得目標VTE與VTP值。在抹除發生之前，該SPC可以初始化邊界模式讀取以找出位在最佳狀況VTP(VTP_bc)內的記憶體單元，因為在最佳狀況VTP內的記憶體單元也最可能具有最差狀況VTE(VTE_wc)。執行短持續期間(例如1毫秒)的第一抹除週期以建立初始抹除電壓臨界值。在抹除之後，該具有最佳狀況VTP之記憶體單元的Vt 經量測(舉例來說，使用邊界模式)以建立第一最差狀況VTE(VTE_wc1)。與第一週期相同的第二抹除週期被執行以建立第二抹除電壓臨界值。所得的Vt 在第二抹除(再一次地使用邊界模式)之後經量測以建立第二最差狀況VTE(VTE_wc2)。
該經量測VTE_wc1與VTE_wc2值與該抹除週期時間(例如1毫秒)一起使用以計算抹除速度。來自第二抹除(VTE_wc2)的最差狀況VTE與決定的目標VTE位準(例如如上面討論到的，在初始邊界模式讀取期間)做比較。該抹除的速度可以與VTE_wc2與目標VTE位準之間的差異一起使用以計算在一個實施例中用來驅動NV記憶體陣列的所有位元到目標VTE位準的抹除脈波寬度。在一個實施例中，該目標VTE典型地為所有經抹除記憶體單元中最高或最正的Vt (也就是所有可能在量更大或是更負的其他記憶體單元中的VTE)。在一個實施例中，使用以上計算過的抹除脈波寬度的第三抹除週期以將所有記憶體單元的Vt 移動至目標VTE位準。該所得的Vt 經測是並與目標VTE位準做比較。假如經量測的Vt 在期待中，可以在後續的抹除操作中使用上面提及的抹除脈波寬度。
可以使用類似的演算法以決定合適的程式化脈波寬度。該程式化演算法藉由監測具有最佳狀況VTE(VTE_bc)的記憶體單元而與抹除演算法有所不同，因為該記憶體單元最可能具有最差狀況VTP(VTP_wc)。在執行第三抹除週期(如以上討論)後，該具有最佳狀況VTE之記憶體單元的Vt 被量測並與目標VTP做比較。在一個實施例中，假如在第三抹除週期之後經量測的Vt 在預料之中，與該目標VTP有關(而且是在初始化邊界模式讀取期間決定)的程式化脈波寬度可以用在後續的程式化操作中。在替代性的實施例中，該SPC可以簡單地使用長程式化脈波寬度，該脈波寬度保證了足夠正的VTP。
過度程式化不是一個問題。但是在程式化時有一個狀況可以列入考量。如同以上注意到的，在一個實施例中，在程式化期間，所有被禁止的記憶體單元(也就是經抹除單元)被給定一個軟性的程式化偏壓(也就是顯示在圖4中的VBL禁止偏壓)。這個偏壓可以稍微提高被禁止記憶體單元的VTE，因此VTE_wc應該被檢查以確保在具有資料保存的邊界下它仍然是負的。
如上面注意到的，在這裡說明的記憶體架構使用了雙電壓幫浦(VPOS電壓幫浦320與VNEG電壓幫浦330)以實行HV預先程式化、抹除與程式化操作。當直接施加VPOS與VNEG到SONOS 1T或2T記憶體單元時，以這樣的方式施加HV偏壓，如此該VPOS與VNEG量的總和產生了用於預先程式化、抹除與程式化的HV偏壓。如同以下更詳細說明的，SPC(350)根據執行的操作控制由電壓幫浦(320與330)產生之VPOS與VNEG訊號的量與持續時間。在一些狀況中，也可以調整該VPOS與VNEG訊號以補償溫度。
如圖1與圖12所示，該VPOS與VNEG訊號的量藉著PDAC[4:0]值與NDAC[4:0]值被獨立控制，該兩個值由SPC(350)設定並且儲存在暫存器區塊(260)中。在一個實施例中，該PDAC[4:0]暫存器可以提供大約4.3伏特到7.4伏特範圍的VPOS，而該NDAC[4:0]暫存器提供大約-1.4伏特到-4.5伏特範圍的VNEG。可以在其他實施例中使用替代性的電壓範圍。該PDAC[4:0]與NDAC[4:0]值供應至VPOS與VNEG電壓幫浦以設定VPOS與VNEG訊號的量。該SPC(350)根據要執行的HV操作(預先程式化、抹除、程式化)設定VPOS與VNEG訊號的量。在一個實施例中，可以施加大約6伏特的VPOS與大約-4伏特的VNEG到SONOS裝置的終端以提供+10伏特的程式化電壓或-10伏特的抹除電壓。可以在其他實施例中使用VPOS與VNEG的替代值。
除了量之外，SPC(350)控制由電壓幫浦電路(320與330)產生之VPOS與VNEG訊號的持續時間。如圖1與圖12所示，SPC(350)供應幫浦賦能(PE)訊號給幫浦控制電路(340)，而該幫浦控制電路(340)產生用於在相同時間賦能VPOS(320)與VNEG(330)電壓幫浦的幫浦訊號。對於預先程式化、抹除與程式化的每一種功能，該PE訊號的持續時間(與該幫浦訊號的持續時間)可以被以不同方式設定。如圖12所示，在一個實施例中，一個相對短的PE持續時間(T_pre_prg)可以用來預先程式化，一個稍微長的PE持續時間(T_prg)可以用來程式化，而一個更長的PE持續時間(T_ers)可以用來抹除。該程式化與抹除訊號的持續時間(也就是該T_prg與T_ers脈波寬度)可以藉由以上說明而且在共有授權申請案中的聰明寫入演算法來決定。
此外，可以調整該VPOS與VNEG訊號以補償在溫度上的變動。舉例來說，HV程式化與抹除操作典型地在冷溫度時較慢而在熱溫度時較快。為了對溫度作補償，SPC(350)可以使用從溫度感測器(360)接收的Temp_val以獨立調整PE持續時間及/或每一個HV操作儲存在PDAC[4:0]與NDAC[4:0]暫存器內的值。這樣的調整會使得在這裡說明的記憶體架構符合寫入速度的需求，甚至是在溫度變動之間。
從上面提供的說明，清楚地說明了使用很多設定以組構NV記憶體陣列(110)。一些組構設定由SPC(350)控制並儲存在組構暫存器(260)內。在暫存器區塊(260)中儲存組構設定使得該等設定可以調整(例如考慮到製程及/或溫度變動)，因此可以在每一次的電力重置(POR)施加正確的設定給記憶體陣列。在一個實施例中，可調整的組構設定可以包括供應至IREF產生器(240)的IDAC[4:0]與Slope[2:0]設定、供應至BL電壓產生器(380)的BDAC[3:0]設定與供應至幫浦控制電路(340)與電壓幫浦(320，330)的PDAC[4:0]、NDAC[4:0]與PE設定。
用在NV記憶體讀取的POR但不隨著製程或溫度改變的組構設定可以作為金屬選擇。非可調整組構設定的例子可以包括供應至選擇區塊(270)的ITIM[3:0]與ITIMAUT[3:0]訊號。沒有必需的調整，該等訊號可以用固定的記憶體密度為基礎。在某些實施例中，該記憶體架構可以被設計以符合超過一種規格(像是產業與自動規格)及/或以維持在極限狀態下(像是低VPWR或高溫)的可靠操作。舉例來說，該AUTO_TIM與XTRM_TIM訊號可以是施加在POR上的可調整組構設定。如以上討論的，該AUTO_TIM訊號可以被調整以藉由選定特殊記憶體速度來符合產業與自動規格。此外，該XTRM_TIM訊號可以被調整以確保在極限狀態下的可靠記憶體讀取。
在某些實施例中，SPC(350)可以控制除了以上所說明之外的NV記憶體架構的特性與功能。舉例來說，SPC(350)藉由施加合適測試模式(例如TM[2:0])訊號至此，可以控制由測試模式介面區塊(300)執行的測試模式。可以供應不同的TM[2:0]訊號給介面區塊以執行邊界模式讀取或是VWL位準的特性化。假如初始類比位準是錯的，或是希望有其他的類比位準，另一個TM[2:0]訊號可以強迫類比訊號進入記憶體陣列。供應至測試模式介面的訊號(例如VPOS、VNEG、VMARG與其他來自該陣列的類比訊號)可以在記憶體架構外經由I/O接腳Test_Pad1與Test_Pad2觀察。
習於具有本揭露之利益之技術者將了解到本發明說明了一種非揮發性記憶體架構。本發明各種方面的進一步修改與替代性實施例以本說明的觀點來看對於習於該技術者來說是顯而易見的。因此其意圖在於讓下列的申請專利範圍被解讀成具有所有這一類的修改與改變，而該說明書與圖式被視為是例示性的而非是限制性的概念。
100‧‧‧非揮發性(NV)記憶體架構
110‧‧‧非揮發性(NV)記憶體陣列
120‧‧‧高電壓(HV)控制方塊
130‧‧‧HV列區塊與GWLS閂鎖區塊
140‧‧‧HV行區塊
150‧‧‧列解碼器
160‧‧‧HV隔離與VWL驅動器
170‧‧‧P通道區塊選定裝置
180‧‧‧N通道區塊選定裝置
190‧‧‧N通道區段選定裝置
200‧‧‧P通道區段選定裝置
210‧‧‧輔助列
220‧‧‧行多工器(CMUX)
230‧‧‧感測放大器
240‧‧‧參考電流(IREF)產生器
250‧‧‧SA控制區塊
252‧‧‧第一SA偏壓產生器
254‧‧‧第二SA偏壓產生器區塊
256‧‧‧SA時脈產生器區塊
260‧‧‧暫存器區塊
270‧‧‧選擇區塊
280‧‧‧V_LIMIT產生器/電壓限制機制
282‧‧‧運算放大器
290‧‧‧直接陣列存取(DAA)電路
295‧‧‧IO解碼器電路
300‧‧‧測試模式介面區塊
310‧‧‧電壓數位至類比轉換器(VDAC)
320,330‧‧‧電壓幫浦
340‧‧‧幫浦控制電路
350‧‧‧系統效能控制器(SPC)
360‧‧‧溫度感測器
370‧‧‧模式控制區塊
380‧‧‧BL電壓產生器
382‧‧‧解碼器
ACLK‧‧‧輸入時脈訊號
AXA‧‧‧鎖定訊號
BL‧‧‧位元線
CL‧‧‧行線/資料匯流排
DAA_addr‧‧‧位址匯流排
DAA_en‧‧‧賦能訊號
DAA_IO‧‧‧輸出路徑
ENPOS,ENNEG‧‧‧賦能訊號
FNPASS‧‧‧N型通過元件
GBL‧‧‧全域位元線
GWLS‧‧‧全域SONOS字元線
IDAC,NDAC‧‧‧暫存器
PDAC,Slope‧‧‧暫存器
IO‧‧‧輸出路徑
IREF‧‧‧參考電流
ISA_ref‧‧‧溫度補償參考電流
ITIM_ref‧‧‧隨溫度恒定的參考電流
Met OP_SW,SW‧‧‧切換器
Mode‧‧‧模式控制訊號
N1-N6‧‧‧N通道裝置
NBIAS,PBIAS‧‧‧內部偏壓訊號
NHV1,NHV2‧‧‧高電壓二極體連接N通道(NHV)裝置
P1-P3‧‧‧P通道裝置
PE‧‧‧幫浦賦能訊號
MDAC,PNB‧‧‧輸入訊號
PRG‧‧‧應用程式化訊號
R,R1-R2‧‧‧電阻器
SBL‧‧‧區域或分段位元線
SL‧‧‧源極線
SPW‧‧‧P井
SSL‧‧‧區域或分段來源線
T‧‧‧電晶體
Temp_val‧‧‧溫度值
Test_Pad1‧‧‧I/O接腳
Test_Pad2‧‧‧I/O接腳
T_ers,T_prg‧‧‧幫浦賦能持續時間
T_pre_prg‧‧‧幫浦賦能持續時間
TM_EN‧‧‧測試模式賦能訊號
VBL‧‧‧位元線電壓/偏壓
VFB‧‧‧回饋電壓
VLIM‧‧‧限制電壓/最大可允許BL電壓
VMARG‧‧‧邊界電壓
VNBIAS,VPBIAS‧‧‧偏壓
VNEG‧‧‧負電壓
VPOS‧‧‧正電壓
VPWR‧‧‧電力供應電壓
VREF‧‧‧參考電壓
VTE‧‧‧抹除臨界值
VTP‧‧‧程式化臨界電壓
VWL‧‧‧字元線電壓
Vt ,Vt s‧‧‧臨界電壓
WL‧‧‧字元線
WLS‧‧‧SONOS字元線
圖1是根據本發明一實施例描繪非揮發性(NV)記憶體架構的方塊圖。
圖2A是描繪可以被包括在圖1之NV記憶體陣列中的1T SONOS記憶體單元之實施例的電路概略圖。
圖2B是描繪可以被包括在圖1之NV記憶體陣列中的2T SONOS記憶體單元之實施例的電路概略圖。
圖3是描繪包括在1T或2T SONOS記憶體單元內之N型SONOS電晶體之實施例的橫截面圖。
圖4是根據一實施例描繪可以用於1T與2T SONOS記憶體單元的讀取、抹除與程式化之偏壓電壓的表格。
圖5是根據一實施例描繪包含2T記憶體單元的NV記憶體陣列可以被劃分成區塊的一種方式的方塊圖。
圖6是根據一實施例挑繪包含2T記憶體單元的NV記憶體陣列可以被劃分成區段的一種方式的方塊圖。
圖7是描繪可以被包括在圖1之NV記憶體陣列架構中的BL電壓(VBL)產生器之實施例的電路概略圖。
圖8是描繪可以被包括在圖1之NV記憶體陣列架構中的WL電壓(VWL)產生器之實施例的電路概略圖。
圖9是描繪可以被包括在圖1之NV記憶體陣列架構中的感測放大器(SA)之實施例的電路概略圖。描繪V_LIMIT產生器、在複製電路路徑中的被動元件與直接陣列存取(DAA)之實施例的電路概略圖也顯示在圖9中以說明他們與SA的關係。
圖10是根據一實施例描繪可以用來控制SA時間選擇之SA控制區塊之實施例的方塊圖。
圖11是根據一實施例詳細說明DAA電路的方塊圖。
圖12顯示根據一實施例在可以調整之程式化前、抹除與程式化期間供應至NV記憶體陣列之高偏壓的量與持續時間。
圖13是描繪根據一實施例可以被包括在圖1之NV記憶體陣列架構中的邊界電壓DAC(VDAC)之實施例的電路概略圖。
100‧‧‧非揮發性(NV)記憶體架構
110‧‧‧非揮發性(NV)記憶體陣列
120‧‧‧高電壓(HV)控制方塊
130‧‧‧HV列區塊與GWLS閂鎖區塊
140‧‧‧HV行區塊
150‧‧‧列解碼器
160‧‧‧HV隔離與VWL驅動器
210‧‧‧輔助列
220‧‧‧行多工器(CMUX)
230‧‧‧感測放大器
240‧‧‧參考電流(IREF)產生器
250‧‧‧SA控制區塊
260‧‧‧暫存器區塊
270‧‧‧選擇區塊
280‧‧‧V_LIMIT產生器/電壓限制機制
300‧‧‧測試模式介面區塊
310‧‧‧電壓數位至類比轉換器(VDAC)
320,330‧‧‧電壓幫浦
340‧‧‧幫浦控制電路
350‧‧‧系統效能控制器(SPC)
360‧‧‧溫度感測器
370‧‧‧模式控制區塊
380‧‧‧BL電壓產生器

Claims (15)

  1. 一種記憶體架構，包含：非揮發性記憶體單元的陣列；一對獨立控制電壓幫浦，該等幫浦耦合以用於在程式化與抹除操作期間供應正偏壓與負偏壓給記憶體陣列，如此一來正偏壓與負偏壓之量的總和會施加跨越於所存取之記憶體單元的儲存節點上；用於儲存可程式化值的複數個暫存器，該等可程式化值由電壓幫浦使用以獨立控制該正偏壓與負偏壓的量；控制機制，該控制機制耦合至該等電壓幫浦以用於控制正偏壓與負偏壓的持續時間；以及處理器，該處理器耦合以用於決定與設定儲存在該等複數個暫存器內的可程式化值和用於供應幫浦賦能訊號給該控制機制，其中該處理器根據從溫度感測器接收的溫度量測來調整該幫浦賦能訊號的持續時間。
  2. 如申請專利範圍第1項所述之記憶體架構，其中該處理器獨立選定用於預先程式化、抹除與程式化之每一操作的可程式化值。
  3. 如申請專利範圍第2項所述之記憶體架構，其中該處理器根據從溫度感測器接收的溫度量測來調整該可程式化值。
  4. 如申請專利範圍第1項所述之記憶體架構，其中該處理器獨立選定用於預先程式化、抹除與程式化之每一操作之幫浦賦能訊號的持續時間。
  5. 如申請專利範圍第1項所述之記憶體架構，其中該非揮發性記憶體單元中之每一者包含具有閘極端、汲極端、源極端與井區端的儲存電晶體。
  6. 如申請專利範圍第5項所述之記憶體架構，其中在抹除操作期間，施加負偏壓到所存取記憶體單元之儲存電晶體的閘極端，施加正偏壓到所存取記憶體單元之儲存電晶體的汲極端、源極端與井區端。
  7. 如申請專利範圍第6項所述之記憶體架構，其中在抹除操作期間，施加正偏壓到所有非選定記憶體單元內之儲存電晶體的閘極端。
  8. 如申請專利範圍第5項所述之記憶體架構，其中在程式化操作期間，施加正偏壓到所存取記憶體單元之儲存電晶體的閘極端，施加負偏壓到所存取記憶體單元之儲存電晶體的汲極端、源極端與井區端。
  9. 如申請專利範圍第8項所述之記憶體架構，其中在程式化操作期間，施加負偏壓到所有非選定記憶體單元內之儲存電晶體的閘極端，而施加禁止偏壓到所有非選定記憶體單元內之儲存電晶體的汲極端與源極端。
  10. 如申請專利範圍第5項所述之記憶體架構，其中從一個包含SONOS電晶體與浮動閘極電晶體的群組中選定該儲存電晶體。
  11. 如申請專利範圍第1項所述之記憶體架構，進一步包含電壓數位至類比轉換器(VDAC)，該轉換器耦合至該等電壓幫浦以用於接收正偏壓(VPOS)與負偏壓(VNEG)。
  12. 如申請專利範圍第11項所述之記憶體架構，其中該VDAC組構以用於產生範圍在0伏特與VPOS之間的正電壓，其中該正電壓供應到該非揮發性記憶體單元之陣列以用於執行正邊界模式讀取操作。
  13. 如申請專利範圍第11項所述之記憶體架構，其中該VDAC組構以產生產生範圍在0伏特與VNEG之間的負電壓，其中該負電壓供應到該非揮發性記憶體單元之陣列以用於執行負邊界模式讀取操作。
  14. 如申請專利範圍第1項所述之記憶體架構，進一步包含測試介面，該測試介面耦合以用於將正偏壓與負偏壓繞線到記憶體架構外面。
  15. 一種用於抹除或程式化記憶體單元的方法，該方法包含：產生正偏壓與負偏壓；以及在程式化操作與抹除操作期間供應正偏壓與負偏壓給記憶體單元，其中產生的步驟包含獨立控制用於程式化與抹除之每一操作之正偏壓的量和持續時間與負偏壓的量和持續時間，及根據溫度量測調整該正偏壓與負偏壓的量與持續時間。
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