TWI506425B

TWI506425B - 用於非揮發性記憶體之最佳化頁程式化次序

Info

Publication number: TWI506425B
Application number: TW099121097A
Authority: TW
Inventors: Steven Sprouse; Jianmin Huang; Chris Avila; Yichao Huang; Emilio Yero
Original assignee: Sandisk Technologies Inc
Priority date: 2009-07-08
Filing date: 2010-06-28
Publication date: 2015-11-01
Also published as: EP2452341B1; KR101701361B1; US20110010484A1; EP2452341A1; USRE45771E1; US8180994B2; JP5415617B2; TW201113700A; KR20120055544A; JP2012533139A; CN102549672A; WO2011005402A1; CN102549672B

Description

用於非揮發性記憶體之最佳化頁程式化次序

本文論述用於資料儲存之技術。

半導體記憶體已日益普遍地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其它裝置中。電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體(諸如NAND)在最受歡迎之非揮發性半導體記憶體之列。

一記憶體裝置可呈一卡或其他組件之形式，其可***至或以其他方式連接至一主機/使用者裝置(諸如一主機蜂巢式電話、數位相機或其他裝置)。具有可抽換媒體格式之記憶體裝置之實例以各種商標名出售，包括：COMPACTFLASH、SMARTMEDIA、SECURE DIGITAL、MEMORY STICK及XD-PICTURE CARD。具有小形狀因數之新一代記憶卡格式以以下商標名售賣，包括RS-MMC、MINISD及MICROSD，以及INTELLIGENT STICK。在其他情形中，記憶體裝置係永久地安裝於主機裝置中。

寫入效能總是此等記憶體裝置之一關注點。舉例而言，SD協會(一工業標準機構)指定具有2 MB/秒、4 MB/秒及6 MB/秒之最小主機至記憶體裝置傳送速度之速度等級。需要用於提高在一記憶體裝置中之寫入效能之技術以滿足及超越效能目標。

藉由提供其中提高寫入效能之一方法及非揮發性儲存系統來解決以上問題及其他問題。

本發明提供其中提高寫入效能之一方法及非揮發性儲存系統。

在將欲被程式化之資料自一主機傳送至一記憶體裝置中，可藉由按一特定次序傳輸一資料之邏輯頁而減少程式化時間。特定而言，在多階層記憶體裝置中，根據資料之邏輯頁將兩個、三個或更多個位元儲存於每一儲存元件中。可以兩個或更多個邏輯頁為單位來傳送資料，其中在提供花費較少時間程式化之邏輯頁之前提供花費較多時間程式化之邏輯頁。舉例而言，一中間頁比一下部頁花費更長時間程式化，且一上部頁比一中間頁花費更長時間程式化。對一給定字線而言，假設存在兩個頁，則按下部頁、上部頁之次序程式化邏輯頁，或假設存在三個頁，則按下部頁、中間頁、上部頁之次序。然而，未必用所有邏輯頁完全地程式化一個字線之後才程式化另一個字線。亦即，可使用其中用一個資料頁程式化一給定字線之一向後及向前程式化技術，之後在返回該給定字線之前程式化一個或多個其他字線以用另一資料頁繼續程式化該給定字線。由於發生一較大程度之並行處理而減少總程式化時間。

圖1提供可使用之一非揮發性儲存系統之一個可能實例。特定而言，圖1係使用單個列/行解碼器及讀取/寫入電路之一非揮發性記憶體系統之一方塊圖。非揮發性記憶體系統可包括一記憶體裝置196(諸如一可抽換儲存卡)及一主機155。記憶體裝置196具有用於並行讀取及程式化一頁儲存元件之讀取/寫入電路，且可包括一個或多個記憶體晶粒198。記憶體晶粒198包括儲存元件之一二維陣列105、控制電路110、及讀取/寫入電路165。在某些實施例中，儲存元件陣列可係三維的。舉例而言，諸如一安全數位(SD)記憶卡之一裝置可具有數個堆疊晶片。

記憶體陣列105係可經由一列解碼器130藉助字線及經由一行解碼器160藉助位元線定址的。讀取/寫入電路165包括多個感測區塊102且允許並行讀取或程式化一頁儲存元件。通常，一控制模組150與一個或多個記憶體晶粒198包括於相同之記憶體裝置196中。命令及資料經由線120在主機155與控制模組150之間及經由線118在控制模組150與一個或多個記憶體晶粒198之間傳送。

控制電路110與讀取/寫入電路165協作以對記憶體陣列105執行記憶體操作。控制電路110包括一狀態機112、一晶片上位址解碼器114及一功率控制模組116。狀態機112提供對記憶體操作之晶片級控制。晶片上位址解碼器114在主機或一記憶體控制器所使用之硬體位址與解碼器130及160所使用之硬體位址之間提供一位址介面。功率控制模組116控制在記憶體操作期間施加至字線及位元線之功率及電壓。

在某些實施方案中，可組合圖1之組件中之某些組件。在各種設計中，可將除儲存元件陣列105之外的該等組件中之一者或多者(單獨或以組合方式)視為一管理或控制電路。舉例而言，一個或多個管理或控制電路可包括以下裝置中之任一者或其一組合：控制電路110、狀態機112、解碼器114/160、功率控制件116、感測區塊102、讀取/寫入電路165、控制模組150等等。

在另一實施例中，一非揮發性記憶體系統使用雙列/行解碼器及讀取/寫入電路。各種週邊電路對記憶體陣列105之存取係在該陣列之相對側上以一對稱方式實施，以使得每一側上之存取線及電路之密度減少一半。因此，該列解碼器分為兩個列解碼器且該行解碼器分為兩個行解碼器。類似地，讀取/寫入電路***為自陣列105之底部連接至位元線之讀取/寫入電路及自陣列105之頂部連接至位元線之讀取/寫入電路。以此方式，讀取/寫入模組之密度減少一半。

圖2a繪示一非揮發性儲存系統中之平面及區塊。在一個可能之實施方案中，一記憶體裝置晶片通常包括按平面及區塊配置之諸多儲存元件陣列。該等儲存元件可視為按一層次方式配置，其中晶片階層表示最高階層，且平面、區塊及/或頁階層表示接續之較低階層。在一個可行方法中，一晶片可包括一記憶體模組，一平面可包括多個區塊，一區塊可包括與一組字線通信之一組非揮發性儲存元件，及一頁可包括與一給定字線相關聯之若干非揮發性儲存元件。作為一實例，一平面210包括區塊212、 214、...、216，及一平面220包括區塊222、224、...、226。

此外，在將資料程式化至該等儲存元件中，可跨越兩個平面(每一平面中一個區塊)並行程式化該資料。在此過程中，一次程式化一單個晶粒頁。例如，一晶粒頁包括不同平面中之兩個區塊之各別字線。例如，一晶粒頁230可包括區塊212中之一第n條字線(WLn)之儲存元件以及區塊222中之WLn之儲存元件。因此，儲存元件係在處於其各別平面中之對應位置之區塊中之相同編號之字線上。舉例而言，區塊212及222分別係平面210及220中之第一區塊。因此，區塊212中WLn之程式化及區塊222中之WLn之程式化可並行發生。

在繪示於圖2b中之另一可行方法中，一晶粒頁之儲存元件係在處於其各別平面中之不同位置之區塊中之相同編號之字線上。圖2b繪示一非揮發性儲存系統中之平面及區塊，及一晶粒頁之另一實例。舉例而言，一晶粒頁240可包括區塊212之WLn上之儲存元件、平面210中之第一區塊及區塊224上之WLn之儲存元件、平面220之第二區塊。因此區塊212中之WLn之程式化及區塊224中之WLn之程式化可並行發生。另外，如以下進一步論述，一晶粒頁之儲存元件可儲存資料之一個或多個邏輯頁。因此，一邏輯頁亦可延伸跨越兩個或更多個平面中之兩個或更多個區塊。

圖3圖解說明一記憶體陣列之一實例。在一個實例中，一NAND快閃EEPROM可被劃分成1,024個區塊。可同時抹除儲存於每一區塊中之資料。在一個實施例中，區塊係同時抹除之儲存元件之最小單位。在此實例中，每一區塊中存在對應於位元線BL0、BL1、...、BL8511之8,512個行。在稱作一全位元線(ABL)架構之一個實施例中，在讀取及程式化操作期間可同時選擇一區塊之所有位元線。可在同一時間程式化沿一共同字線且連接至任一位元線之儲存元件。

串聯連接眾多(在此實例中64個)儲存元件以形成一NAND串。該NAND串之一個端子經由一汲極選擇閘極(連接至選擇閘極汲極線SGD)連接至一對應位元線，而另一端子經由一源極選擇閘極(其連接至選擇閘極源極線SGS)連接至c源極。

在稱作一偶數-奇數架構之另一實施例中，將位元線劃分成奇數位元線及偶數位元線，且在一個時間程式化沿一共同字線且連接至該等偶數位元線之儲存元件，而在另一時間程式化沿一共同字線且連接至奇數位元線之儲存元件。

圖4a至圖4c繪示在兩位元、四階層儲存元件中之下部頁及上部頁之程式化。每一圖繪示橫軸上之一臨限電壓VTH及豎軸上之一臨限電壓分佈中之大量儲存元件或儲存元件聚集體。在此情形中，每一儲存元件可將兩個資料位元儲存於四個可能的臨限電壓範圍(稱作狀態E、A、B及C)中之一者中。另外，將該等位元分類為下部頁資料及上部頁資料。因此，每一儲存元件之一第一位元形成資料之一下部頁，及每一儲存元件之一第二位元形成資料之一上部頁。

可一次一個邏輯頁地執行程式化，其中下部頁後跟著上部頁。最初，所有儲存元件皆處於抹除(E)狀態，由圖4a中之分佈400表示。圖4b繪示資料之一下部頁之程式化。若下部頁具有一位元=1，則相關聯之儲存元件保留於分佈400中，且該資料由x1表示，其中x係尚未知曉之一位元。若下部頁具有一位元=0，則如分佈402所表示使用一驗證位準Vv1將儲存元件程式化至一較高VTH，其係一第一臨時分佈。此等儲存元件之資料由x0表示。注意，因為該臨時分佈並非一最終分佈且不表示一最終資料狀態，因此其可係相對寬廣的。

圖4c繪示資料之一上部頁之程式化。若上部頁具有一位元=1，則分佈400中之相關聯儲存元件保留於分佈400中且儲存資料位元11，及將分佈402中之相關聯儲存元件程式化至分佈408(其係C狀態)，且儲存資料位元10。此程式化使用一驗證位準Vvc。若上部頁具有一位元=0，則將分佈400中之相關聯儲存元件程式至分佈404(其係A狀態)，且儲存資料位元01。此程式化使用一驗證位準Vva。類似地，將分佈402中之相關聯儲存元件程式化至分佈406(其係B狀態)，且儲存資料位元00。此程式化使用一驗證位準Vvb。亦繪示讀取電壓Vra、Vrb及Vrc。

程式化可類似地擴展至每胞三個或更多個位元。舉例而言，圖5a至圖5d繪示三位元、八層級儲存元件中之下部頁、中間頁及上部頁之程式化。最初，所有儲存元件皆處於抹除(E)狀態，由圖5a中之分佈500表示。在圖5b中程式化下部頁。若下部頁係位元=1，則分佈500中之儲存元件保留於彼分佈中。若下部頁係位元=0，則使用驗證位準Vv1將分佈500中之儲存元件程式化至一臨時分佈502。在圖5c中程式化中間頁。若中間頁係位元=1，則分佈500中之儲存元件保留於彼分佈中，且使用驗證位準Vv4將分佈502中之儲存元件程式化至臨時分佈508。若中間頁係位元=0，則使用驗證位準Vv2將分佈500中之儲存元件程式化至臨時分佈504，及使用驗證位準Vv3將分佈502中之儲存元件程式化至臨時分佈506。

在圖5d中程式化上部頁。若上部頁係位元=1，則分佈500中之儲存元件保留於彼分佈中，使用驗證位準Vvc將分佈504中之儲存元件程式化至分佈514(狀態C)，使用驗證位準Vvd將分佈506中之儲存元件程式化至分佈516(狀態D)，及使用驗證位準Vvg將分佈508中之儲存元件程式化至分佈522(狀態G)。若上部頁係位元=0，則使用驗證位準Vva將分佈500中之儲存元件程式化至分佈510(狀態A)，使用驗證位準Vvb將分佈504中之儲存元件程式化至分佈512(狀態B)，使用驗證位準Vve將分佈506中之儲存元件程式化至分佈518(狀態E)，及使用驗證位準Vvf將分佈508中之儲存元件程式化至分佈520(狀態F)。亦繪示讀取電壓Vra、Vrb、Vrc、Vrd,、Vre、Vrf及Vrg。

使用每胞四個位元(16層級)之程式化可類似地涉及下部頁、下部-中間頁、上部-中間頁及上部頁。

圖6a繪示一非揮發性儲存系統之一實例。一非揮發性儲存系統可包括圖1之與主機155通信之記憶體裝置196。該記憶體裝置可係一可抽換卡或建於諸如一蜂巢式電話或數位相機之一電子裝置中。記憶體裝置196包括至主機之一介面608、控制模組150及一記憶體模組618。控制模組150可包括一匯流排612及具有一緩衝器616之一控制器614。記憶體模組618可包括一匯流排620及非揮發性儲存元件之記憶體陣列622。

在一程式化操作(亦稱作一資料寫入操作)期間，主機經由介面608以資料單元之形式將資料頁通信至記憶體裝置196。出於標準化之目的，可指定稱作一記錄單元之一資料單元。舉例而言，一記錄單元(RU)602可包括頁604及606。在安全數位(SD)規範中，例如，速度類2及4之記錄單元(RU)大小最近自16KB增加至32KB。對具有一16KB晶粒頁大小之記憶體而言，此允許管線式資料傳送及寫入至NAND。特定而言，可使用一適當之頁程式化次序來最佳化寫入操作。在一寫入操作期間，經由介面608及匯流排612以多個片段之形式將該等頁自主機傳送至緩衝器616。當緩衝器616變滿時或已接收一定量之片段時，控制器614經由匯流排620將至記憶體模組618之片段傳送至記憶體陣列622。當資料之一完整頁已由記憶體模組618接收時，將其寫入至記憶體陣列622。

圖6b繪示一非揮發性儲存系統之一使用者區域中之分配單元之一實例。在SD規範中，將可用於儲存使用者資料(諸如音訊及視訊資料)之一記憶體裝置之一使用者區域劃分成n個單元(稱為分配單元(AU))，例如AU1、AU2、AU3、AU4、...、AUn。每一記憶卡具有其自身之固定AU大小(SAU)且相依於卡之容量界定最大AU大小。AU_SIZE係指示AU大小之一4位元欄位，其可以2為冪來選擇，例如，16 KB、32 KB、64 KB、128 KB、256 KB、512 KB、1 MB、2 MB或4 MB。最大AU大小相依於卡容量。最大AU大小針對16 MB至64 MB之一卡容量係512 KB，針對128 MB至256 MB之一卡容量係1 MB，針對512 MB之一卡容量係2 MB，及針對1 GB至32 GB之一卡容量係4 MB。

另外，將每一AU劃分成m個記錄單元(RU)，諸如RU1、RU2、RU3、...、RUn。RU大小(SRU)應係在SD檔案系統規範中指定之一個或多個群集大小。一AU(NRU)中RU之數目係自m=NRU=SAU/SRU計算。

主機應以一AU為單位來管理資料區域。來自AU1之數個AU不應用於即時記錄，此乃因彼等可包括系統資訊。AV應用應自其中僅記錄使用者資料之第一完整AU開始記錄。

圖7a繪示一實例性頁傳輸及程式化次序。如提及，主機以記錄單元(RU)為單位將若干資料頁傳輸至記憶體裝置。序列700繪示RU及邏輯頁之一次序，其中L標示資料之一下部頁、M標示資料之一中間頁及U標示資料之一上部頁。L、M或U之後的數字標示一晶粒頁編號。舉例而言，L0標示一晶粒頁0之一下部頁。在一個可能之實施方案中，使用一32 KB RU大小，其允許攜載兩個邏輯晶粒資料頁，假設每邏輯頁(其在一晶粒頁上方延伸)16 KB(一區塊中每字線每邏輯頁8 KB及每晶粒頁2個字線，總計16 KB)。在此實例中，一完整晶粒頁(其包括三個邏輯頁)消耗48 KB。

在序列700之開始處，RU1包括序列L0、M0(晶粒頁0之下部頁後跟著晶粒頁0之中間頁)。RU2包括序列L1、M1(晶粒頁1之下部頁後跟著晶粒頁1之中間頁)。RU3包括序列U0、L2(晶粒頁0之上部頁後跟著晶粒頁2之下部頁)。RU4包括序列M2、U1(晶粒頁2之中間頁後跟著晶粒頁1之上部頁)。RU5包括序列L3、M3(晶粒頁3之下部頁後跟著晶粒頁3之中間頁)。RU6包括序列U2、L4(晶粒頁2之上部頁後跟著晶粒頁4之下部頁)。RU7包括序列M4、U3(晶粒頁4之中間頁後跟著晶粒頁3之上部頁)。最後一個RU即RU8僅包括一個頁，即此15個邏輯頁之實例中之U4(晶粒頁4之上部頁)。一般而言，該序列繼續直至所有期望之資料已自主機傳送至記憶體裝置。自U0起建立U、L、M之一重複圖案。

在進一步細節中，可以連續片段之形式將每一邏輯資料頁自主機傳輸至記憶體裝置。在一個可能之方法中，以八個2 KB片段之形式傳送一16 KB邏輯頁。舉例而言，如序列710繪示，在時間週期t1至t9中以八個片段之形式傳送邏輯頁L3，及在時間週期t9至t17中以八個片段之形式傳送邏輯頁M3。在t1至t5之間傳送L3之前四個片段。在t5處，控制器之緩衝器616變滿，或藉由比較已接收之片段之量與一臨限位準而以其他方式觸發至記憶體模組之一傳送。此傳送(「快閃傳送(flash xfer)」)發生於t5與標示為t5a之某一時間之間。此傳送係在記憶體裝置內部，且與自主機至記憶體裝置之傳送相比較可相對快地發生。然而，由於尚未接收到一整個邏輯頁而尚未發生程式化至記憶體陣列。

在t5至t9之間傳送L3之後四個片段。在t9與t9a之間，將這四個片段自緩衝器616傳送至記憶體模組。因此，在t9a處，一整個邏輯資料頁可用於記憶體模組以使得程式化可開始。一般而言，資料之一中間頁比一下部頁花費更多之時間程式化，此乃因一中間頁要求儲存元件比下部頁達到更高之一臨限電壓，且存在更多驗證位準。類似地，資料之一上部頁比一中間頁花費更多時間以程式化，此乃因一上部頁要求儲存元件比中間頁達到更高之一臨限電壓，且存在更多驗證位準。

在此實例中，在t9a與t11a之間將L3程式化至記憶體陣列。例如，在M3之第二或第三片段期間，完成L3之程式化，且快閃記憶體係空閒以等待M3之剩餘傳送完成。另外，當程式化L3時，及在已完成L3之程式化之後，由記憶體裝置自主機裝置接收來自M3之額外片段。具體而言，與L3之程式化同時地接收來自M3之片段，即序列700中之下一頁。當已在t13處將M3之前四個片段自主機傳送至緩衝器616時，將此等片段從緩衝器616傳送至記憶體模組。此傳送發生於t13與t13a之間。當在t17處已將M3之後四個片段從主機傳送至緩衝器616時，在t17與t17a之間將此等片段自緩衝器616傳送至記憶體模組。在t17a與t23a之間將M3程式化至記憶體陣列。

中間頁M3之程式化時間大致比下部頁L3之程式化時間長。當程式化M3時，主機等待傳輸下一個RU直到其自記憶體裝置接收到指示已成功地自記憶體陣列接收當前RU(即RU5)及將其寫入至記憶體陣列之一確認。因此，由於中間頁之程式化時間而招致一顯著延遲。一旦在t23a處，主機接收RU5已被成功地程式化之一確認，主機即開始傳送下一頁及RU，即RU6之U2。在t20處接收U2之一第一片段。未繪示U2之剩餘片段。

圖7b基於圖7a之傳輸及程式化次序繪示不同字線之程式化。一般而言，對一給定字線而言，假設存在兩個頁，則按下部頁、上部頁之次序程式化該等邏輯頁，或假設存在三個頁，則按下部頁、中間頁、上部頁之次序。然而，不必在程式化一個字線之前用所有邏輯頁整個地程式化另一個字線。亦即，可使用其中用一個資料頁程式化一給定字線之一向後及向前程式化技術，之後在返回至該給定字線之前程式化一個或多個其他字線以用另一資料頁繼續程式化該給定字線。

此處，在自一區塊之一源極側至一汲極側之一方向上，實例性字線包括WLx、WLx+1、WLx+2、WLx+3及WLx+4。該等邏輯頁與序列700中所繪示之邏輯頁相同，但其等經配置以基於時間線指示將其等程式化至哪一字線，及程式化次序。箭頭指示程式化次序及字線之間的轉變。舉例而言，在WLx上程式化L0及M0，接著在WLx+1上程式化L1及M1，接著在WLx上程式化U0，接著在WLx+2上程式化L2及M2，接著在WLx+1上程式化U1，接著在WLx+3上程式化L3及M3，接著在WLx+2上程式化U2，接著在WLx+4上程式化L4及M4，接著在WLx+3上程式化U3及最後在WLx+4上程式化U4。

如可見，在圖7a之實例性實施方案中，將資料以32 KB程序塊之形式自主機寫入至記憶體裝置，其中將該等頁成對地寫入每一RU中。此序列可寫入為：L-M-L-M-U-L-M-U-L-M-U-L-M-U-U。然而，該對L-M(例如，序列700中之L3-M3)並非最佳的，此乃因首先提供RU中之較快程式化頁(L)。類似地，序列M-U(例如，序列700中之M2-U1)並非最佳的，此乃因首先提供RU中之較快程式化頁(M)。

當將一RU中之兩個或更多個頁一起管線輸送時，首先程式化將花費最長時間之頁較快。此允許與較慢之第一頁並行完成第二頁之主機及快閃匯流排傳送時間。可修整自主機至記憶體裝置之頁傳輸次序以達成此時間節省。

圖7c繪示減少寫入時間之另一實例性頁傳輸及程式化次序。如提及，在一RU中，首先程式化具有較長程式化時間之頁最有效。達成此結果之一實例性序列係：L-M-L-M-U-L-M-L-U-M-U-L-M-U-U。在L-M-L-M之初始序列之後建立U、L、M、L、U、M之一重複圖案。藉助此新頁序列可能顯著地提高寫入效能。在藉助32 KB RU寫入之一個情況下看出一7%改良。

對一兩位準裝置，可使用RU0(L0-L1)、RU1(U0-L2)、RU2(U1-L3)、RU3(U2-L4)、...之一實例性序列。在L-L之初始序列之後建立U-L之一重複圖案。

圖7c中之時間範圍對應於圖7a中之時間範圍。在序列750中，在RU4處，例如，在較快程式化下部頁L3之前首先程式化較慢程式化中間頁M2。與來自L3之數個片段之傳送同時地並行程式化較慢程式化中間頁M2。在此情形中，L3之主機傳送時間及M2之程式化時間係類似的。因此，與圖7a中L3之程式化之完成及M3之程式化之開始相比，M2之程式化之完成與L3之程式化之開始之間的快閃空閒時間較小。類似地，在圖7c中，在RU5處，例如，在較快程式化中間頁M3之前，首先程式化較慢程式化上部頁U1。

在進一步細節中，在序列750之開始處，RU1包括序列L0、M0(晶粒頁0之下部頁後跟著晶粒0之中間頁)。RU2包括序列L1、M1(晶粒頁1之下部頁後跟著晶粒頁1之中間頁)。RU3包括序列U0、L2(晶粒頁0之上部頁後跟著晶粒頁2之下部頁)。RU4包括序列M2、L3(晶粒頁2之中間頁後跟著晶粒頁3之下部頁)。RU5包括序列U1、M3(晶粒頁1之上部頁後跟著晶粒頁3之中間頁)。RU6包括序列U2、L4(晶粒頁2之上部頁後跟著晶粒頁4之下部頁)。RU7包括序列M4、U3(晶粒頁4之中間頁後跟著晶粒頁3之上部頁)。最後一個RU即RU8僅包括一個頁，即U4(晶粒頁4之上部頁)。

此外，如序列760繪示，在時間週期t1至t9中以八個片段之形式傳送邏輯頁M2，及在時間週期t9至t17中以八個片段之形式傳送邏輯頁L3。在t1與t5之間傳送M2之前四個片段。至記憶體模組之一傳送發生於自t5至t5a。

在t5與t9之間傳送M2之後四個片段。自t9至t9a，將此等片段自緩衝器616傳送至記憶體模組。在t9a與t11a之間將M2程式化至記憶體陣列。當程式化M2時，與M2之程式化同時地由記憶體裝置自主機裝置接收來自L3之額外片段。當在t13處，已將L3之前四個片段自主機傳送至緩衝器616時，將此等片段自緩衝器616傳送至記憶體模組。此傳送發生在t13與t13a之間。當在t17處，已將L3之後四個片段自主機傳送至緩衝器616時，在t17與t17a之間將此等片段自緩衝器616傳送至記憶體模組。在t17a與t19a之間將L3程式化至記憶體陣列。

由於下部頁之程式化時間大致短於中間頁之程式化時間，因此與圖7a之情形相比總的傳送及程式化時間顯著減少。與圖7a中在RU5已完成程式化之後接收RU6之延遲相比，在RU4已完成程式化之後接收下一個RU即RU5之延遲縮短。

一旦在t19a處，主機接收RU4已被成功程式化之一確認，主機即開始傳送下一頁及RU即RU5之U1。自t20至t24接收U1之前五個片段，且在t24與t24a之間將前四個片段自緩衝器傳送至記憶體模組。不繪示U1之剩餘片段。

圖7d基於圖7c之傳輸及程式化次序繪示不同字線之程式化。該等邏輯頁與序列750中所繪示相同，但其等經配置以基於時間線指示將其程式化至哪一字線中，以及程式化次序。另外，箭頭指示程式化次序及字線之間的轉變。舉例而言，在WLx上程式化L0及M0，接著在WLx+1上程式化L1及M1，接著在WLx上程式化U0，接著在WLx+2上程式化L2及M2，接著在WLx+3上程式化L3，接著在WLx+1上程式化U1，接著在WLx+3上程式化M3，接著在WLx+2上程式化U2，接著在WLx+3上程式化L4及M4，接著在WLx+3上程式化U3及最後在WLx+4上程式化U4。

圖8a繪示在步驟800處開始之一程式化資料傳送過程之一概述。在步驟802處，主機按所要求之程式化時間之一次序以一記錄單元之形式傳送多個邏輯資料頁，以使得具有最高程式化時間之頁係第一個，具有一次最高程式化時間之一頁係下一個，且依此類推。因此該等頁係按與其程式化時間相反之一次序。以一記錄單元之形式提供兩個或更多個頁。在步驟804處，記憶體裝置以其接收之次序緩衝該等頁。在步驟806處，記憶體裝置將該等頁或該等頁之部分自緩衝器傳送至記憶體模組。在步驟808處，該記憶體裝置以自主機接收其之次序程式化該等頁。

圖8b繪示開始於步驟850之一程式化資料傳送過程之細節。在步驟852處，主機開始將一記錄單元之一第一頁傳送至記憶體裝置。為達成此，在步驟854處，主機將該第一頁之一片段或部分傳送至記憶體裝置。在決策步驟856處，若該頁中存在下一個片段，則在步驟854處主機傳送該下一個片段。若不存在將傳送之下一個片段，則在步驟858處主機開始傳送記錄單元之第二頁。為達成此，在步驟860處，主機將該第二頁之一片段或部分傳送至記憶體裝置。在決策步驟862處，若該頁中存在下一個片段，則在步驟860處主機傳送該下一個片段。若不存在將傳送之下一個片段，則主機等待來自記憶體裝置之該記錄單元之程式化已成功地完成之一確認。

一旦接收該確認，即在決策步驟866處作出關於是否存在將傳送至記憶體裝置之下一個記錄單元之一決定。若存在將傳送之下一個記錄單元，則在步驟852處開始重複該過程。若不存在將傳送之下一個記錄單元，則在步驟868處結束該程式化資料傳送過程。

圖9繪示由一記憶體裝置執行之一程式化過程之細節，且係圖8b之主機過程之一副本。該程式化操作開始於步驟900處。在步驟902處，該記憶體裝置開始一記錄單元之第一頁之接收。為達成此，在步驟904處該記憶體裝置接收且緩衝該第一頁之一片段。自步驟904起，該過程同時分成兩個路徑。在一第一路徑中，若在決策步驟906處存在下一個片段，則在步驟904處接收該片段。若在該頁中不存在下一個片段，則在步驟908處該記憶體裝置開始記錄單元之一第二頁之接收。為達成此，在步驟910處該記憶體裝置接收且緩衝該第二頁之一片段。自步驟910起，該過程再次同時分成兩個路徑。在一第一路徑中，若在決策步驟912處存在下一個片段，則在步驟910處接收該片段。若在該頁中不存在下一個片段，則在步驟913處實施一等待。

在步驟904之後，在一第二路徑中，在決策步驟918處作出關於記憶體裝置之一緩衝器是否已滿之一決定。若該緩衝器未滿，則在步驟920處實施一等待。若該緩衝器已滿，則在步驟922處將該緩衝器內容傳送至記憶體模組。在圖7a及圖7c之實例中，當已接收資料之一頁之一半(八個片段中之四個片段)時發生緩衝器傳送。在決策步驟924處，若已傳送一完整頁(例如，記錄單元之第一頁)，則在步驟928處記憶體模組開始將該第一頁程式化至記憶體陣列中。若在決策步驟924處尚未將該完整第一頁傳送至記憶體模組，則在步驟926處實施一等待。

類似地，在步驟910之後，在一第二路徑中，在決策步驟930處作出關於記憶體裝置之緩衝器是否已滿之一決定。若緩衝器未滿，則在步驟932處實施一等待。若緩衝器已滿，則在步驟934處將緩衝器內容傳送至記憶體模組。在圖7a及圖7c之實例中，當已接收資料之一頁之一半(8個片段中之四個片段)時發生緩衝器傳送。在決策步驟936處，若已傳送一完整頁(例如，記錄單元之第二頁)，則在步驟940處該記憶體模組開始將該第二頁程式化至記憶體陣列中。若在決策步驟936處尚未將該完整第二頁傳送至記憶體模組，則在步驟938處實施一等待。

在步驟942處，當已針對記錄單元完成程式化時該記憶體裝置將一確認訊息提供至主機。在決策步驟914處，若存在將自主機接收之下一個記錄單元，則在步驟902處開始重複該過程。若不存在將接收之下一個記錄單元，則在步驟916處結束該程式化資料傳送過程。

在本文所述技術之一個實施例中，一種用於操作一非揮發性儲存系統之方法包括：(a)自一主機接收以頁資料之一記錄單元之形式攜載之一第一邏輯資料頁，(b)在一緩衝器中緩衝所接收之第一邏輯資料頁，(c)將該第一邏輯資料頁自該緩衝器傳送至一記憶體陣列，及(d)在接收及緩衝該第一邏輯資料頁之後，自該主機接收以頁資料之該記錄單元之形式攜載之一第二邏輯資料頁，且在緩衝器中緩衝該第二邏輯資料頁。該方法進一步包括：(e)使用自緩衝器傳送之該第一邏輯資料頁程式化該記憶體陣列，其中與在緩衝器中對該第二邏輯資料頁之緩衝同時地進行該程式化，(f)將該第二邏輯資料頁自該緩衝器傳送至記憶體陣列，及(g)使用自該緩衝器傳送之該第二邏輯資料頁程式化該記憶體陣列，其中該第一邏輯資料頁比該第二邏輯資料頁花費更長之時間程式化。

在另一實施例中，一種用於操作一非揮發性儲存系統之方法包括：(a)一次一個單元地自一主機接收頁資料之多個連續單元，其中頁資料之每一單元包括按基於其所要求之程式化時間之一次序配置之多個邏輯資料頁，最高程式化時間為第一個，及(b)按基於其所要求之程式化時間之次序在一緩衝器中緩衝頁資料之每一單元之邏輯資料頁，最高程式化時間為第一個。該方法進一步包括：(c)按基於其所要求之程式化時間之次序將頁資料之每一單元之邏輯資料頁自緩衝器傳送至一記憶體陣列，最高程式化時間為第一個，及(d)使用自緩衝器傳送至一記憶體陣列之頁資料之每一單元之邏輯資料頁程式化該記憶體陣列，其中該程式化係按基於其所要求之程式化時間之次序，最高程式化時間為第一個。在自主機接收頁資料之下一個單元之前頁資料之每一單元完成程式化。

在另一實施例中，一非揮發性儲存系統包括一記憶體陣列、與該記憶體陣列通信之一個或多個控制電路及與該一個或多個控制電路相關聯之一緩衝器。該一個或多個控制電路：自一主機接收以頁資料之一記錄單元之形式攜載之一第一邏輯資料頁，在緩衝器中緩衝所接收之第一邏輯資料頁，及將該第一邏輯資料頁自該緩衝器傳送至記憶體陣列。在接收及緩衝該第一邏輯資料頁之後，該一個或多個控制電路自該主機接收以頁資料之記錄單元之形式攜載之一第二邏輯資料頁且在該緩衝器中緩衝該第二邏輯資料頁。此外，該一個或多個控制電路使用自該緩衝器傳送之第一邏輯資料頁程式化該記憶體陣列，其中與在該緩衝器中對該接收之第二邏輯資料頁之緩衝同時地進行該程式化，且將該第二邏輯資料頁自該緩衝器傳送至該記憶體陣列。該一個或多個控制電路亦使用自該緩衝器傳送之該第二邏輯資料頁程式化該記憶體陣列，其中該第一邏輯資料頁比該第二邏輯資料頁花費更長之時間程式化。

提供用於執行本文中所提供方法之對應方法、系統及電腦或處理器可讀儲存裝置。

出於圖解說明及闡述之目的，前文已對本發明進行了詳細闡述。本文不意欲作為排他性的或將本發明限制於所揭示之精確形式。根據上文之教示可作出諸多修改及改變。選擇所闡述之實施例旨在最好地解釋本發明之原理及其實際應用，以藉此使熟習此項技術者能夠在各種實施例中且藉助適合於所涵蓋之各種修改更好地利用本發明。本發明之範疇意欲由隨附申請專利範圍來界定。

102．．．區塊

105．．．記憶體陣列

110．．．控制電路

112．．．狀態機

114．．．晶片上位址解碼器

116．．．功率控制模組

118．．．線

120．．．線

130．．．解碼器

150．．．控制模組

155．．．主機

160．．．行解碼器

165．．．讀取/寫入電路

196．．．記憶體裝置

198．．．記憶體晶粒

210．．．平面

212．．．區塊

214．．．區塊

216．．．區塊

220．．．平面

222．．．區塊

224．．．區塊

226．．．區塊

230．．．晶粒頁

240．．．晶粒頁

400．．．分佈

402．．．分佈

404．．．分佈

406．．．分佈

408．．．分佈

500．．．分佈

502．．．臨時分佈

504．．．臨時分佈

506．．．臨時分佈

508．．．分佈

510．．．分佈

512．．．分佈

514．．．分佈

516．．．分佈

518．．．分佈

520．．．分佈

522．．．分佈

602．．．記錄單元

604．．．頁

606．．．頁

608．．．介面

612．．．匯流排

614．．．控制器

616．．．緩衝器

618．．．記憶體模組

620．．．匯流排

622．．．記憶體陣列

700．．．序列

710．．．序列

750．．．序列

760．．．序列

圖1係使用單個列/行解碼器及讀取/寫入電路之一非揮發性記憶體系統之一方塊圖。

圖2a繪示一非揮發性儲存系統中之平面及區塊，以及一晶粒頁之一個實例。

圖2b繪示一非揮發性儲存系統中之平面及區塊，以及一晶粒頁之另一實例。

圖3圖解說明一記憶體陣列之一實例。

圖4a至圖4c繪示兩位元、四階層儲存元件中之下部頁及上部頁之程式化。

圖5a至圖5d繪示三位元、八階層儲存元件中之下部頁、中間頁及上部頁之程式化。

圖6a繪示一非揮發性儲存系統之一實例。

圖6b繪示一非揮發性儲存系統之一使用者區域中之分配單元之一實例。

圖7a繪示一實例性頁傳輸及程式化次序。

圖7b基於圖7a之傳輸及程式化次序繪示不同字線之程式化。

圖7c繪示減少寫入時間之另一實例性頁傳輸及程式化次序。

圖7d基於圖7c之傳輸及程式化次序繪示不同字線之程式化。

圖8a繪示一程式化過程之一概述。

圖8b繪示由一主機執行之一程式化過程之細節。

圖9繪示由一記憶體裝置執行之一程式化過程之細節。

750．．．序列

760．．．序列

Claims

一種用於操作一非揮發性儲存系統之方法，其包含：自一主機接收以頁資料之一記錄單元之形式攜載之一第一邏輯資料頁；在一緩衝器中緩衝該接收之第一邏輯資料頁；將該第一邏輯資料頁自該緩衝器傳送至一記憶體陣列；在接收及緩衝該第一邏輯資料頁之後，自該主機接收以頁資料之該記錄單元之形式攜載之一第二邏輯資料頁，且在該緩衝器中緩衝該第二邏輯資料頁；使用自該緩衝器傳送之該第一邏輯資料頁程式化該記憶體陣列，與在該緩衝器中對該接收之第二邏輯資料頁之該緩衝同時地進行該程式化；將該第二邏輯資料頁自該緩衝器傳送至該記憶體陣列；及使用自該緩衝器傳送之該第二邏輯資料頁程式化該記憶體陣列，該第一邏輯資料頁比該第二邏輯資料頁花費更長之時間程式化，其中：該記憶體陣列包含在連續字線WLx、WLx+1、WLx+2及WLx+3中之儲存元件，且儲存資料之下部頁、中間頁及上部頁；該第一邏輯資料頁係針對WLx+2之資料之一中間頁，且該第二邏輯資料頁係針對WLx+3之資料之一下部頁；回應於頁資料之該記錄單元之該程式化之完成，該方法進一步包含，自該主機接收頁資料之一下一個記錄單元，頁資料之該下一個記錄單元包含針對WLx之資料之一上部頁後跟著針對WLx+3之資料之一中間頁。
如請求項1之方法，其中：一次一個記錄單元地接收頁資料之多個連續記錄單元，包括攜載該第一邏輯資料頁及第二邏輯資料頁之頁資料之該記錄單元，頁資料之每一記錄單元包括按基於其所要求之程式化時間之一次序配置之邏輯資料頁，最高程式化時間為第一個。
如請求項2之方法，其中：在自該主機接收頁資料之一下一個記錄單元之前完成頁資料之每一記錄單元之程式化。
如請求項1之方法，其中：以多個連續片段之形式接收該第一邏輯資料頁；在不同時間以多組該等片段之形式將該第一邏輯資料頁自該緩衝器傳送至該記憶體陣列；直至已將該第一邏輯頁之所有該等片段自該緩衝器傳送至該記憶體陣列時才開始使用該第一邏輯資料頁對該記憶體陣列之程式化；以多個連續片段之形式接收該第二邏輯資料頁；且在不同時間以該第二邏輯資料頁之多組該等片段之形式將該第二邏輯資料頁自該緩衝器傳送至該記憶體陣列；且直至已將該第二邏輯頁之所有該等片段自該緩衝器傳送至該記憶體陣列時才開始使用該第二邏輯資料頁對該記憶體陣列之程式化。
一種用於操作一非揮發性儲存系統之方法，其包含：一次一個單元地自一主機接收頁資料之多個連續單元，頁資料之每一單元包括按基於其所要求之程式化時間之一次序配置之多個邏輯資料頁，最高程式化時間為第一個；按基於其所要求之程式化時間之該次序在一緩衝器中緩衝頁資料之每一單元之該等邏輯資料頁，最高程式化時間為第一個；按基於其所要求之程式化時間之該次序將頁資料之每一單元之該等邏輯資料頁自該緩衝器傳送至一記憶體陣列，最高程式化時間為第一個；及使用自該緩衝器傳送至一記憶體陣列之頁資料之每一單元之該等邏輯資料頁程式化該記憶體陣列，其中該程式化係按基於其所要求之程式化時間之該次序，最高程式化時間為第一個，在自該主機接收頁資料之一下一個單元之前完成頁資料之每一單元程式化，且頁資料之該等單元經程式化至該記憶體陣列中之不同字線上之記憶體單元(cells)。
如請求項5之方法，其中：針對頁資料之每一單元，程式化具有該最高程式化時間之一邏輯資料頁，同時接收且緩衝具有一較低程式化時間之一邏輯資料頁。
如請求項5之方法，其中：在自該主機接收頁資料之一下一個單元之前，頁資料之每一單元完成程式化。
如請求項5之方法，其中：該記憶體陣列儲存資料之下部頁、中間頁及上部頁；且頁資料之該多個連續單元包括具有資料之一中間頁後跟著資料之一下部頁之頁資料之一單元、後跟著具有資料之一上部頁後跟著資料之一中間頁之頁資料之一單元。
如請求項5之方法，其中：頁資料之每一單元僅具有兩個邏輯資料頁。
一種非揮發性儲存系統，其包含：一記憶體陣列；一個或多個控制電路，與該記憶體陣列通信；及一緩衝器，與該一個或多個控制電路相關聯；該一個或多個控制電路：自一主機接收以頁資料之一記錄單元之形式攜載之一第一邏輯資料頁；在該緩衝器中緩衝該接收之第一邏輯資料頁；將該第一邏輯資料頁自該緩衝器傳送至該記憶體陣列；在接收及緩衝該第一邏輯資料頁之後，自該主機接收以頁資料之該記錄單元之形式攜載之一第二邏輯資料頁，且在該緩衝器中緩衝該第二邏輯資料頁；使用自該緩衝器傳送之該第一邏輯資料頁程式化該記憶體陣列，與在該緩衝器中對該接收之第二邏輯資料頁之緩衝同時地進行該程式化；將該第二邏輯資料頁自該緩衝器傳送至該記憶體陣列；及使用自該緩衝器傳送之該第二邏輯資料頁程式化該記憶體陣列，該第一邏輯資料頁比該第二邏輯資料頁花費更長之時間程式化，其中：該記憶體陣列包含在連續字線WLx、WLx+1、WLx+2及WLx+3中之儲存元件，且儲存資料之下部頁、中間頁及上部頁；該第一邏輯資料頁係針對WLx+2之資料之一中間頁，且該第二邏輯資料頁係針對WLx+3之資料之一下部頁；回應於頁資料之該記錄單元之該程式化之完成，該一或多個控制電路自該主機接收頁資料之一下一個記錄單元，頁資料之該下一個記錄單元包含針對WLx之資料之一上部頁後跟著針對WLx+3之資料之一中間頁。
如請求項10之非揮發性儲存系統，其中：一次一個記錄單元地在頁資料之多個連續記錄單元處接收頁資料之該記錄單元，頁資料之每一記錄單元包括按基於其所要求之程式化時間之一次序配置之邏輯資料頁，最高程式化時間為第一個。
如請求項10之非揮發性儲存系統，其中：在自該主機接收頁資料之一下一個記錄單元之前，頁資料之每一記錄單元完成程式化。
如請求項10之非揮發性儲存系統，其中：在一記憶卡中提供該記憶體陣列、該一個或多個控制電路及該緩衝器，且該主機在該記憶卡外部。