TWI496374B - 基於電荷注射及洩流之過度電性應力（ｅｏｓ）保護裝置、方法及系統 - Google Patents

Description

基於電荷注射及洩流之過度電性應力(EOS)保護裝置、方法及系統 發明領域

本揭示內容係一般論及一些電子電路。更明確而言，但無排他意，本揭示內容係論及一種可降低一些正在通訊之信號中的欠激(undershoot)和過激(overshoot)之電路。

發明背景

有數種技術常被用來使電氣信號自一個發射器傳達至一個接收器。此種通訊常使用的是差分訊號，其中，兩個互補性信號，係在兩條分開之電線上面傳送。萬用串列匯流排(USB)，係一個使用差分訊號來傳達電氣信號之常用技術/通訊協定。

差分訊號會遭遇到的一個問題，為該等差分變化信號之過激和欠激，此復會在接收該等信號之裝置上面，造成過度電性應力(EOS)。作為一個實例，就一個晶片對晶片USB串列通訊實現體而言，一個發射器(TX)晶片，會將資料傳輸至位在一個電路板上面之某段距離處的接收器(RX)晶片。該發射器與該接收器間之板上連線或通訊鏈路，係橫貫一個USB連接器、一些短導電跡線(通常為銅製)、一個"抗流圈"電路、一些長導電跡線、和一些用以接收該兩差分變化信號之墊片。該兩差分變化信號之軌對軌快速上升緣，會對附近之電路或附近之電子裝置，產生大 量之電磁干擾(EMI)。實際上，該等差分變化信號之共模，並非恰在(V_OH +V_OL )/2處，其因而可導致一個較高的共模雜訊，而為一個EMI來源。

由於該EMI位準係經常受到政府監管機構之管制，當低於某一定之位準，該抗流圈電路，係被使用在該通訊鏈路中。該抗流圈電路，通常包含相互耦合之電感器，以及該抗流圈電路的一個特徵，係使該兩差分變化信號緊密耦合，以使彼等之共模不致有大變化，以及使該共模雜訊(成EMI之形式)受到抑制。由於該抗流圈電路，在此等通訊實現體中係屬有用，該抗流圈電路，係經常包含在該通訊鏈路中，以及其本身會變成一個過激和欠激來源，倘若該等信號中的一個在變換(諸如自一個高位準至一個低位準，或者反之亦然)，而另一個信號並未變換。該欠激之特徵在於，在一個或兩者信號中的一個之中的向下尖波或其他顯著之急降至一個低於傳輸期間的別處所產生之電壓位準。該過激之特徵在於，在一個或兩者信號中的一個之中的向上尖波或其他顯著之急增至一個高於傳輸期間的別處所產生之電壓位準。

此會產生該過激或欠激之單端變遷，舉例而言，可能會在一個封包結尾(EOP)傳輸下之USB通訊協定的單端0(SE0)情況中被觀察到。通常，只要該兩信號為差分性，以及該兩信號之端緣係同時在做變遷，則由於該抗流圈電路所提供之相互耦合所致，在變換期間便不太可能有過激和欠激。然而，在一個單端(諸如一個封包結尾(EOP))之存 在下，該抗流圈電路中之電感器會產生反衝，以及該等效RLC儲能電路會共振，從而會引起一個欠阻尼響應(舉例而言，在兩者信號上面振鈴)。此振鈴會造成嚴重之過激和欠激，彼等會傳播經過該等長跡線，以及接著會衝撞該接收器。該等欠激和過激，亦可影響到該接收器端處之三態發射器。

一些在該接收器端連接至該通訊鏈路的一個或兩者墊片之裝置(諸如驅動器、電晶體、和其他電子電路)會遭受到該等過激和欠激，從而升高EOS之難題。舉例而言，該等在EOS下之裝置，可能不會被設計來處置該欠激/過激之電壓位準，以及可能因而會隨著時間的過去而劣化，以及該個別的或總體電子電路之可靠度會被降低。

發明概要

依據本發明的一個實施例，係特別提出一種供過度電性應力保護用之裝置，其包含：一個過度電性應力(EOS)保護電路，其經配置可響應一些第一和第二信號之欠激而注射電荷，以及經配置可響應該等第一和第二信號中的至少一個之過激而洩流電荷。

100‧‧‧子系統

102‧‧‧發射器(TX)

104‧‧‧接收器(RX)

106,108‧‧‧短跡線

110‧‧‧長跡線

112‧‧‧USB連接器

114‧‧‧抗流圈電路

116‧‧‧電感器

118,120‧‧‧表示處

200,202‧‧‧表示處

300‧‧‧欠激

302‧‧‧信號padp'+padn'

304‧‧‧延遲信號

306‧‧‧窗口

308‧‧‧注射電荷

400,402‧‧‧注射接腳

404-412‧‧‧電晶體

406,408,410‧‧‧電晶體

500‧‧‧欠激

502‧‧‧過激

504,506‧‧‧表示處

508‧‧‧窗口

510‧‧‧電荷

512‧‧‧電荷

514-520‧‧‧表示處

700‧‧‧EOS保護電路

702‧‧‧電荷注射和洩流電路

704‧‧‧有限狀態機(FSM)

800‧‧‧端緣偵測電路

802‧‧‧峰值電流限制器

804‧‧‧電路區塊

806‧‧‧邏輯電路

808‧‧‧RC-式旋轉控制電路

900‧‧‧SE0偵測區塊

902‧‧‧雜散信號/濾波計數器

904‧‧‧狀態機單元

1100,1102‧‧‧低臨界值偵測器

1104‧‧‧OR邏輯閘

1106‧‧‧延遲線

1108‧‧‧XNOR邏輯閘

1110‧‧‧邏輯閘

1112‧‧‧比較器

1114‧‧‧滯環電路

1116‧‧‧反相器式延遲線

1118,1120‧‧‧電容器

1122,1124,1126‧‧‧電阻器

1128,1130‧‧‧位準移位器

1200‧‧‧系統

1202‧‧‧電源供應器單元

1204‧‧‧處理器或處理器核心

1206‧‧‧系統記憶體

1208‧‧‧程式規劃指令

1210‧‧‧大量儲存裝置

1212‧‧‧/通訊介面

1214‧‧‧I/O裝置

1216‧‧‧系統匯流排

Isink‧‧‧電流槽

Isource‧‧‧定電流源

RX‧‧‧接收器

T1-T4‧‧‧時間

TX‧‧‧發射器

Vt1,Vt2‧‧‧臨界值

padn,padp‧‧‧信號

padn,padp‧‧‧墊片

padp',padn'‧‧‧反相信號

vbias‧‧‧信號

vdd3p3‧‧‧電壓供應器

一些非限制性和非盡舉性實施例，係參照以下諸圖加以說明，其中，遍及各種視圖，除非另有指明，類似之參考數字，係指稱類似之部件。

圖1例示一個子系統之通訊鏈路，其中，一個EOS保護 電路，可依據一個實施例來體現；圖2例示一些範例性第一和第二情景，其中，有一些信號可能會產生欠激和過激；圖3例示一些關於來自圖2之第一情景的EOS保護電路的一個實施例之運作的信號時序圖；圖4例示一些依據一個實施例之第一情景中就欠激注射電荷之電荷注射接腳；圖5例示一些關於來自圖2之第二情景的EOS保護電路的一個實施例之運作的信號時序圖；圖6例示一些依據一個實施例之第二情景中分別就欠激注射電荷及就過激洩流電荷之電荷注射和洩流接腳；圖7為一個依據一個實施例之EOS保護電路的方塊圖；圖8為依據一個實施例關於圖7之EOS保護電路的電荷注射和洩流電路之方塊圖；圖9為依據一個實施例關於圖7之EOS保護電路的有限狀態機(FSM)之方塊圖；圖10為依據一個實施例關於圖9之FSM的狀態圖；圖11為依據一個實施例之圖8的電荷注射和洩流電路的電路示意圖；而圖12則為一個可例示一個適合實現各種實施例所揭示之EOS保護電路和方法的範例性電腦系統之方塊圖。

較佳實施例之詳細說明

本說明書係說明一個可至少部份地中性化或不 然補償信號之欠激和過激的過度電性應力(EOS)保護電路之實施例。在下文之說明中，所舉出眾多特定之細節，係為提供彼等實施例之全盤理解。該等實施例在實現上，可不需要該等特定之細節中的一個或多個，或者藉由其他之方法、組件、材料、等等。在其他事例中，一些習見之結構、材料、或運作，並未詳加顯示或說明，以避免混淆該等實施例之形貌。

整篇專利說明書中指稱之"一個實施例"或"某一實施例"係意謂，一個配合該實施例所說明之特定特點、結構、或特徵，係至少包含在一個實施例中。因此，整篇專利說明書各處出現之片語"在一個實施例中"或"在某一實施例中"係意謂，並非必然全係論及同一實施例。此外，該等特定之特點、結構、或特徵，在一個或多個實施例中，可能以任何適當之方式使相結合。

有一個實施例，可提供一個過度電性應力(EOS)保護電路，其可應付各種因該抗流圈電路之存在的不同情景下可能會發生之欠激和過激。一個第一情景，係假定一個第一墊片(本說明書稱作"墊片padn")處之第一信號(本說明書稱作"信號padn")為低位準，以及一個第二信號(本說明書稱作"信號padp")，在做一個自高位準至低位準之變遷。此一變遷會在一個第二墊片(本說明書稱作"墊片padp"，其可接收該信號padp)處及在該墊片padn處所造成之欠激。一個第二情景，係假定一個該墊片padn為低位準，以及該信號padp在做一個自高位準至低位準之變遷。此一變遷會在 該墊片padp處造成過激，以及在該墊片padn處造成欠激。

在無一個實施例之EOS保護電路下，一些耦合至一個或兩者墊片之裝置，在有一個過激和欠激發生時，將會低於EOS。舉例而言，一個或多個耦合至該(等)墊片之電晶體的洩極對閘極接面、洩極對源極接面、和洩極對本體接面，可能會接收到該EOS。該EOS保護電路的一個實施例，會降低該等過激和欠激，以及會極小化該等洩極對閘極、洩極對源極、和洩極對本體接面上面之EOS。

有一個實施例提供了一種裝置，其包含一個過度電性應力(EOS)保護電路，其經配置可響應該等第一和第二信號的一個欠激來注射電荷，以及經配置可響應該等第一和第二信號中的至少一個之過激來洩流電荷。

依據該裝置的一個實施例，該EOS保護電路經配置，可就該欠激，將電荷分別注射進一些接收該等第一和第二信號之墊片內。

依據該裝置的一個實施例，就該過激而言：該EOS保護電路經配置，可將電荷注射進一個接收該第一信號之墊片內；以及該EOS保護電路經配置，可使一個接收該第二信號之第二墊片洩流電荷。

依據該裝置的一個實施例，該等第一和第二信號係包括一個萬用串列匯流排(USB)通訊協定之差分變化信號。

依據該裝置的一個實施例該EOS保護電路經配置，可在該第一信號維持一個當前位準之際，響應該第二 信號自一個第一位準至一個第二位準之變遷，而就欠激注射電荷，以及就過激洩流電荷。

依據該裝置的一個實施例，該EOS保護電路包括：一個電荷注射和洩流電路，其經配置可接收該等第一和第二信號，以及可使一些第一和第二接腳，被配置來注射或洩流電荷；和一個有限狀態機，其係與該電荷注射和洩流電路相耦合，以及經配置可響應該過激，來控制藉由該第一接腳注射電荷及藉由該第二接腳洩流電荷之時序。

依據該裝置的一個實施例，該電荷注射和洩流電路包括：該等第一和第二接腳；一個端緣偵測電路，其經配置可偵測該第二信號自一個第一電壓位準至一個第二電壓位準之變遷；一個邏輯電路，其係與該端緣偵測電路相耦合，以及經配置可響應該端緣偵測電路偵測到之變遷，而產生一個注射或洩流電荷之窗口；一個電阻-電容器(RC)式電路，其係與該邏輯電路相耦合，以及經配置可控制要被注射或洩流之電荷的數量和期間；和一個峰值電流限制器，其係與該第一和第二接腳相耦合，以及經配置可控制該等第一和第二接腳注射或洩流電荷之峰值量。

依據該裝置的一個實施例，該FSM包括一個米利(Mealy)型FSM。

依據該裝置的一個實施例，該FSM包括：一個偵測區塊，其可偵測該第二信號在該第一信號維持一個當前位準之際至一個不同位準的變遷之情況；一個計數器，其係與該偵測區塊相耦合，以及經配置可計數該情況維持之 週期，其中，該計數器包括：一個在該計數週期低於一個週期臨界量下清除該情況之濾波器；和一個狀態機單元，其係與該計數器相耦合，以及經配置可響應該計數之循環的等於或大於該週期臨界量，而產生一個信號，以啟通該電荷注射和洩流電路。

依據該裝置的一個實施例，該EOS保護電路經配置，可產生一個注射或洩流電荷之窗口，以及其中，該窗口之起始，係基於針對一些得自該等第一和第二信號之信號所執行的至少一個邏輯運作。

有一個實施例提供了一種方法，其包括：響應一個與該等第一和第二信號相關聯之欠激情況，而藉由一個過度電性應力(EOS)保護電路，來注射電荷；以及響應一個與該第二信號相關聯之過激情況，而藉由該EOS保護電路，來洩流電荷。

依據一個實施例，該方法進一步包括響應一個與該第一信號相關聯之另一欠激情況，而響應上述與該與第二信號相關聯之過激情況，藉由該EOS保護電路，來注射電荷。

依據該方法的一個實施例，該注射電荷包括，將電荷注射進該等分別接收該等第一和第二信號之第一和第二墊片內，以及其中，該洩流電荷包括，自上述接收該第二信號之第二墊片洩流電荷。

依據一個實施例，該方法進一步包括，使用一個有限狀態機，來控制該電荷洩流之期間和數量。

依據一個實施例，該方法進一步包括，使用得自該等第一和第二信號之信號上面的邏輯運作，來決定一個注射或洩流電荷之窗口。

有一個實施例提供了一種系統，其包含：一個在一個接收器端之接收器；一個通訊鏈路，其係位於一個發射器端與該接收器端之間，以及經配置可使用一些差分訊號，來承載一些第一和第二信號；和一個過度電性應力(EOS)保護電路，其係位於該接收器端處，以及經配置可響應該通訊鏈路之欠激情況而注射電荷，以及經配置可響應該通訊鏈路之過激情況而洩流電荷。

依據該系統的一個實施例，該EOS保護電路經配置，可自該等第一和第二信號中的一個或兩者洩流電荷，或將電荷注射進其內。

依據該系統的一個實施例，該欠激情況，係對應於該第二信號在該第一信號保持在該低位準之際自一個高位準至一個低位準之變遷，以及其中，該過激情況，係對應於該第二信號在該第一信保持在該低位準之際自該低位準至該高位準之變遷。

依據該系統的一個實施例，該EOS保護電路經配置，可響應該欠激或過激情況而注射或洩流電荷，以使至少一個耦合至該通訊鏈路之裝置，能夠取得一個電荷概圖。

圖1例示一個子系統100，其中可體現該EOS保護電路的一個實施例。該子系統100舉例而言，可能包含USB傳輸/接收有關之通訊鏈路埠。其他除USB外之通訊形式， 可能為該子系統100所使用。

該子系統100包含一個在一個發射器端處之發射器(TX)102，和一個在一個接收器端處之接收器(RX)104。該等發射器102和接收器104，可能位於同一晶片或電路板上面，或者可能位於一些遠隔/分開之晶片或電路板上面。

在一個實施例中，該等發射器102和接收器104，彼此可能使用差分訊號進行通訊。就此而論，有兩條分開之電線(或信號路徑)，在設置上可能分別承載一個第一信號padn和一個第二信號padp，諸如經由一些對應之短跡線106和108和一些對應之長跡線110。有一個USB連接器112，可能耦合在該等短跡線106和108之間。在一個實施例中，有一個抗流圈電路114，可能耦合在該等短跡線108與長跡線110之間。該抗流圈電路114，可能包含一對相互耦合之電感器116，以使該等第一和第二信號緊密耦合。

誠如先前在上文中之解釋，在一個SE0情況下，或者在其他單一端緣情況之下，其中，該兩信號中的一個在變遷，以及該兩信號中的另一個則否，該抗流圈電路114，可能會在該兩信號padn和padp中的一個或兩者中，產生欠激和/或過激(一般表示在圖1中之118處)。該等過激和欠激，會行經該等長痕跡110，以及可能會在一些耦合至分別接收該等信號padn和padp之墊片的裝置處造成EOS(一般顯示在120處)。因此，一個實施例會在該接收器端處(諸如在該接收器104處)，設置一個EOS保護電路，而將電荷注射進該等墊片內，藉以就一個欠激做補償，或者自該等墊片 中的一個洩流電荷，藉以就一個過激做補償。

圖2顯示一些範例性第一和第二情景，彼等可能會使得欠激和過激產生，以及該EOS保護電路的一個實施例，可使其降低或為之補償。在200處之第一情景(標記"情景-1")中，該信號padp在做高位準至低位準之變遷，同時，該信號padn係保持低位準。在202處之第二情景(標記"情景-2")中，該信號padp在做低位準至高位準之變遷，同時，該信號padn係保持低位準。此兩情景通常涉及單端零(SE0)情況，諸如在該USB通訊協定下之封包傳輸結尾(EOP)處所遭遇。該等具有該欠激/過激之成就信號padn和padp，可能會在該接收器104之墊片處被接收。

圖3例示一些關於來自圖2之第一情景的EOS保護電路的一個實施例之運作的信號時序圖，其中，在該信號padn保持低位準之際，該信號padp係自高位準變至低位準，從而產生一個欠激300。該欠激300可能會在該接收器104處之墊片padn處及在墊片padp處被接收，從而有潛在可能在一些耦合至此種墊片之裝置處造成EOS，倘若該EOS保護電路並不存在。

在一個實施例中，該等第一和第二偵測器在設置上，可能偵測該等信號padn和padp自低位準至高位準之變遷，或者反之亦然。舉例而言，該信號padn自低位準至高位準之變遷，係在時間T1下被偵測，以及該信號padp自高位準至低位準之變遷，係在時間T2下被偵測。同樣地，該信號padn自高位準至低位準之變遷，係在時間T4下被偵 測，以及該信號padp自低位準至高位準之變遷，係在時間T3下被偵測。該等時間代T1-T4下之變遷，係表示正常差分訊號期間之雙端(正如對比於單端)變遷。

在時間T5下，舉例而言，在該USB通訊協定之SE0狀態(在全速或FS模態)中，就一個封包結尾(EOP)而言，該信號padn為低位準，以及該信號padp係自高位準變遷至低位準。此在時間T5下之單端變遷，會在該等信號padp和padn上面造成欠激300，以及該欠激300會出現在該等接收此等信號之墊片上面。

在一個實施例中，有兩個偵測臨界值Vt1和Vt2之不同低臨界值偵測器，可能被用來分別偵測該等信號padp和padn之變成低位準或高位準的變遷，諸如在時間T1-T5下。在圖3中，此等偵測器之反相輸出(稍後顯示及說明在下文中)，係標記為該等信號padp'和padn'，彼等係響應該等信號padn和padp在時間T1-T5下所偵測之變遷，而如圖3中所顯示，自低位準變遷至高位準，或者自高位準變遷至低位準。

此等信號padp'和padn'之或(OR)邏輯結果(在圖3中標記為信號"padp'+padn'" 302)，具有一個邏輯低位準，倘若在時間T5下，該信號padn為低位準，以及該信號padp在做高位準至低位準之變遷(舉例而言，橫越該低臨界位準Vt1)。此信號302與其延遲版本(信號304)之反相專或(XNOR)邏輯，會建立一個關於電荷注射之窗口306。該窗口306舉例而言，可能具有一個自時間T5至時間T6之時寬。

在一個實施例中，該EOS保護電路的一個電荷注射和洩流電路(稍後說明在下文中)，在該窗口306期間會被啟動，而將某一受控量之電荷308，注射進該等信號padp和padn內，以及/或者注射進上述接收該等信號padn和padp之墊片內，以致至少部份地中性化該等墊片，從而降低或不然補償該欠激300。在一個實施例中，該注射電荷308之總量，可藉由積分一個電荷密度函數而得知，其舉例而言具有下列之方程式：i(t)=dq/dt

此關係亦可藉由一個參照時間之電荷分佈函數來表示，其舉例而言具有下列之方程式：

此電荷分佈函數之最終穩定狀態值，為注射電荷之總量，諸如圖3中之310處所顯示。該電荷總量可由下列方程式來表示：

圖4例示一些依據一個實施例在圖3之第一情景中就該欠激300注射該電荷308的電荷注射接腳400和402。該接腳400係耦合至上述接收該信號padn之墊片padn，以及包括多數之電晶體404-412。該等電晶體406、408、和410，可能為N-型互補性金屬氧化物(NMOS)電晶體，而該等電晶體404和412，可能為P-型MOS(PMOS)電晶體。該等電晶體 404和406，可能具有一些在耦合上可接收該信號padn之洩極端子。該等電晶體404和406，復可能具有一些在耦合上可接收一個信號vbias之閘極端子。該電晶體406，具有一個耦合至該電晶體408的一個洩極端子之源極端子，以及該電晶體408，復具有一個耦合至該電晶體410的一個洩極端子之源極端子。該電晶體410，具有一個源極端子和一個耦合至接地端之閘極端子，以及該電晶體408之閘極端子，亦耦合至接地端。

該電晶體404，具有一個耦合至該電晶體412的一個洩極端子之源極端子。有一個定電流源Isource，耦合在一個電壓供應器vdd3p3與該電晶體412之源極端子間。一個實施例之電晶體412，可能為一個"電流不飽和型裝置"，其或將在該欠激300期間控制該注射電荷。在一個實施例中，該電荷308係注射進上述接收該欠激300之信號padn內。

在一個實施中，在電荷注射期間，該等電晶體408和410會被啟斷(以致為高度歐姆性)，從而防止該電荷308流至接地端，以及代以使該電荷308能夠透過該電晶體412流至信號padn。此外，在一個實施例中，該注射電荷之總量在控制上，可藉由該窗口306之長度，以及藉由上述運作為一個可就受控之功率消耗而限制該峰值電荷密度類似極小化功率消耗的峰值電流限制器之電流源Isource。再進一步在一個實施例中，該電荷密度之精確性質，可能藉由控制該電流不飽和型裝置(該電晶體412)之輸入端(閘極端子)處的上升和下降旋轉(Slew)，來加以控制。此輸入可能係屬 指數性(舉例而言，如310處所顯示)，以及在一個實施例中，可能導自一個稍後說明於下文之電阻-電容(RC)式電路的輸出。

該接腳402係耦合至上述接收該信號padp之墊片，以及包括多數之電晶體414-422和該電流源Isource。該等電晶體414-422，同樣係耦合至該接腳400之電晶體404-412，以及因而在本說明書中將不做進一步詳細之說明。在就該第一情景涉及該欠激300而言之電荷注射期間，該電荷308係注射進該信號padp內，以及/或者進入上述接收該信號padp之墊片內，以便供應上述為一個電流不飽和型裝置之電晶體422。

因此，藉由將該電荷308注射進上述接收該等信號padn和padp之墊片內，以及/或者進入此等信號本身內，該欠激300之量可能會在該第一情景中被降低。

圖5例示一些關於來自圖2之第二情景的EOS保護電路的一個實施例之運作的信號時序圖，其中，在該信號padn保持低位準之際，該信號padp係自低位準變遷至高位準，從而就該信號padn造成一個欠激500，以及就該信號padp造成一個過激502。依據一個實施例，該EOS保護電路的一個有限狀態機(FSM)，會偵測該USB通訊協定之SE0情況，其中，有一個單端變遷會在封包之開端處發生。在SE0狀態偵測時，該FSM會在504處表明一個信號"起始"/變遷至高位準。此信號"起始"會如稍後下文之說明，啟動該電荷注射和洩流電路。

該電荷注射和洩流電路，會偵測該信號padp上面之上升緣，以及會在506處表明一個信號"結束"/變遷至高位準。在一個窗口508期間，某一受控量之電荷510，會自上述接收該信號padp之墊片洩流，以及電荷512會注射進上述接收該信號padn之墊片內，以致分別降低該等過激502和欠激500。

一旦該電荷注射和洩流動作結束，該FSM會在514處，表明該信號"結束"/變遷至低位準。此在514處之變遷，復可使該信號在526處開始變成低位準，從而停用該電荷注射和洩流電路。如同上文以先前就該第一情景而言之方程式，就此第二情景而言之電荷注射/洩流的總量，可藉由積分該電荷密度函數而得知，其亦可被表示為一個相對時間電荷分佈函數。此函數之最終穩態值，可能為如圖5中之518和520處分別顯示的電荷注射和洩流之總量。

圖6例示圖5依據一個實施例之第二情景中分別就該欠激500注射該電荷512及就該過激502洩流該電荷510之接腳400和402。圖6中之接腳400(就該信號padn而言)，經由如同圖4中之配置，可在該墊片padn處，接收該電荷注射512，以及因而本說明書將不做進一步之說明。

就圖6之接腳402(就該信號padp)而言，該電晶體422會被啟斷，以及該電流源Isource，會自該接腳402切離，以及一個啟斷之電晶體600，會被切換進該接腳402內。該啟通之電晶體418，係表示一個電流不飽和型裝置，其復會耦合至一個可洩流至接地端之電流槽Isink。

圖6中之電荷注射/洩流的總量，會分別受到上述兩者運作為一個峰值電流限制器之電流源Isource和電流槽Isink的控制，而就受控之功率消耗，限制該峰值電荷密度，以及會受到該窗口508所定長度之控制。該電荷密度之精確性質，可能藉由控制進入該等電流不飽和型裝置(電晶體412和418)之閘極端子的上升和下降旋轉輸入，來加以控制。此進入每一閘極端子內之輸入，可能係屬指數性(諸如518和520處所顯示)，以及可能得自稍後在下文所說明之RC-式電路的充電和放電輸出，以及受到其之調整。

圖7為一個依據一個實施例之EOS保護電路700的方塊圖。該EOS保護電路700，包含一個耦合至一個有限狀態機(FSM)704的電荷注射和洩流電路702。在一個實施例中，該EOS保護電路700，可能位於該接收器端處，諸如圖1中之接收器104的一部分。在其他實施例中，該EOS保護電路700，可能位於圖1之子系統100的他處。

誠如圖7中所示，該等信號padn和padp，係提供為一些至該EOS保護電路700和至該FSM 704之輸入。上述在一個實施例中可能為一個米利型FSM之FSM 704，進一步可接收一個信號"致能"和一個信號”時鐘信號”，而作為一些輸入。該FSM 704會提供該信號"起始"，作為一個輸入，而給該電荷注射和洩流電路702，其亦會接收該信號"致能"，而作為一個輸入。該電荷注射和洩流電路702，會提供該信號"結束"，作為一個輸入，而給該FSM 704。

圖8為更詳細地顯示一個實施例之電荷注射和洩 流電路702的方塊圖。該電荷注射和洩流電路702包含：一個端緣偵測電路800、一個峰值電流限制器802、一個電路區塊804、和該等電荷注射和洩流接腳400和402(顯示及說明在圖4和6中)，彼等全部係耦合在一起。該端緣偵測電路800，具有一些耦合至一個墊片padn(其可接收該信號padn)和一個墊片padp(其可接收該信號padp)之輸入端子。該等接腳400和402，亦具有一些耦合至該等墊片padn和墊片padp之輸出端子。

該信號"致能"係被設置為一個輸入，而給該端緣偵測電路800，給該等接腳400和402，以及給該峰值電流限制器802。該峰值電流限制器802，包含該等電流源Isource和電流槽Isink之電子電路。該電路區塊804，包含一個邏輯電路806和一個RC-式旋轉控制電路808，其包含上文參照圖4和6所討論之RC-式電路。

該端緣偵測電路800，會提供其之輸出，給該電路區塊804。更明確而言，在一個實施例中，該端緣偵測電路800，會提供該等信號padp'和padn'，給該邏輯線路806。該邏輯電路806，復會提供其之輸出，作為一些輸入，而給該RC-式旋轉控制電路808。該RC式旋轉控制電路808，復會提供其之輸出，給該等接腳400和402，藉以提供先前在上文中所顯示及說明之電荷概圖。該電路區塊804，亦會輸出該信號"結束"，而提供給該FSM 704。

圖9為依據一個實施例之FSM 704的更詳細之方塊圖。該FSM 704包含一個在耦合上可接收該等信號padn 和padp之偵測區塊，在本實施例中該偵測區塊為一SE0偵測區塊900，其可能為一個降壓之版本，以致舉例而言，如圖2和5中所示，偵測其中之單端變遷。該SE0偵測區塊900，會將其輸出提供給一個雜散信號/濾波計數器902，其復會提供一個輸出信號se0，作為一個輸入，給一個狀態機單元904。該信號”時鐘信號”，會提供給該雜散信號/濾波計數器902，以及給該狀態機單元904。該信號"結束"(來自該電荷注射和洩流電路702)，亦會作為一個輸入，提供給該狀態機單元904，以及該狀態機單元904，會輸出該信號"起始"，而提供給該電荷注射和洩流電路702。

在運作中，以及進一步參照上文就圖5之第二情景所顯示及說明者，一旦該電荷注射和洩流動作在514處結束，該信號"結束"會由該電荷注射和洩流電路702產生，以及會提供給該狀態機單元904。該狀態機單元904，會偵測該信號"結束"，而會在516處撤銷該信號"起始"，以停用該電荷注射和洩流電路702。

在一個實施例中，該FSM 704之雜散信號/濾波計數器902，會使用一個2-位元計數器，以確認該SE0偵測區塊900所偵測之單端0確為一個SE0狀態(舉例而言，padp=padn=0被偵測至少持續3個時鐘週期，一個所舉為例之臨界週期量)，以及非為一個雜散信號。一個2-位元計數器，可能會被使用在此一範例性雜散信號/濾波計數器902，以計數時鐘脈波，直至該計數等於或大於對應於3個週期之二進制11為止。此項計數可確保padp=padn=0，而持續一段 充份之時間長度，以及確實對應於該SE0狀態，從而消除雜散信號(其要不然或將會發生，倘若該計數之週期小於該臨界週期量)，以及避免錯誤之SE0偵測。一旦有一個SE0狀態被該雜散信號/濾波計數器902確認，該狀態機單元904，可能會執行該電荷注射和洩流電路702之交接(handshaking)和控制。

圖10為依據一個實施例關於圖9之FSM 704的狀態機單元904之狀態圖。該狀態機單元904，具有兩個輸入(該等信號se0和信號"結束")和四種狀態(狀態0、1、2、和3)，而使狀態3為一個無效狀態。該狀態機單元904之輸出，為上述可採取一個二進制1或二進制0之值的信號"起始"，係取決於當前之狀態和一個米利型狀態機之當前輸入。

由於雜散信號/雜訊或電力斜昇所致，該狀態機單元904，係具有進入該無效狀態3內之可能性。在此種情況之下，該狀態機單元904，會如圖10中所顯示，自一個無效狀態3轉回至該有效狀態0。

在一個實施例中，該狀態機單元904，唯有在該SE0狀態(SE0=1，以及padn=padp=0)，被該SE0偵測區塊900偵測到時，方表明該信號"起始"(起始=1)為高位準。此係對應於圖10中之狀態1和2。該狀態機單元904，會在該電荷注射和電荷洩流完成之後，而在該信號"結束"變至低位準(結束=0)時，撤銷該信號"起始"(起始=0)。此係對應於圖10中至狀態0之變遷。

圖11為圖8依據一個實施例之電荷注射和洩流電 路702的更詳細之電路示意圖。圖8之實施例，意使為該電荷注射和洩流電路702中可能提供之電子電路和連線的類型之範例。其他實施例，係可能使用其他類型之電子電路和連線。

關於該第一情景，其中，該信號padn為低位準，以及該信號padp係自高位準變遷至低位準，此兩信號之電壓位準，係分別由一些低臨界值偵測器1100和1102來加以偵測。一個實施例中之低臨界值偵測器1100和1102，包含一個反相器電子電路，其係被調制至某一定之臨界值，諸如一些極低之電壓值。該偵測器1102，就該信號padp而言，係具有Vt1之臨界值，以及該偵測器就該信號padn而言，係具有Vt2之臨界值。在此，Vt2在設計上，如圖3中所描述，可能係小於Vt1。

當該輸入信號變至高於該等臨界值Vt1或Vt2時，該等偵測器1100和1102之輸出，會變至低位準(或不然改變狀態)。該等信號padn'和padp'，為該等偵測器1100和1102之對應反相輸出，諸如圖3中所顯示。該等信號padp'和padn'，為一些進入一個OR邏輯閘1104內之輸入，以及當padn為低位準，以及padp變至低位準(如圖3中所顯示橫越該臨界值Vt1)時，該等信號padp'和padn'之OR邏輯結果，便會變至低位準。

有一條延遲線1106和一個XNOR邏輯閘1108，在耦合上可接收該OR邏輯閘1104之輸出。該延遲線1106經配置，可延遲該等信號padp'和padn'之OR邏輯結果，以及接著 可將此延遲信號作為輸入提供給該XNOR邏輯閘1108，其亦可接收該等信號padp'和padn'作為輸入之OR邏輯結果。該等信號padp'和padn'之OR邏輯結果與其之延遲版本的XNOR邏輯結果，會產生一個二進制低位準輸出。誠如圖3中所示，此為該窗口306，其中，該電荷注射和洩流電路702會被啟動(經由邏輯閘1110和其他電子電路和信號)，以及會執行進入該等墊片padp和墊片padn內之電荷注射(經由該峰值電流限制器電路802和RC-式旋轉控制電路808)，以至少部份地中性化該等墊片，從而降低該欠激。

關於該第二情景，其中，當該信號padn保持低位準之際，該信號padp係自低位準變至高位準，若該電荷注射和洩流電路702被啟動，會有一個比較器1112，偵測該信號padp之上升緣，其係藉由偵測該端緣之較低臨界值。若該信號padp上面發生該上升緣，該比較器1112之輸出便會變至高位準。在一個實施例中，該比較器1112，具有一個附有差分輸入和一個單端輸出之摺疊式疊接架構，而使該等信號padp和padn之降壓版本，為至此比較器1112之輸入。

該信號padp上面之上升緣的較高臨界值，可能會被一個滯環電路1114偵測到，其可接收該信號padp，而作為一個輸入。該較高之臨界值偵測，由於該USB通訊協定之全速(FS)模態中的大範圍上升時間所致，係被使用在一個實施例中。舉例而言，該上升時間在USB之FS模態中，可為自4ns至20ns。該等比較器1112和滯環電路1114所提供之臨界值電路，有助於建立電荷注射和洩流有關之窗口 508。

在一個實施例中，一個反相器式延遲線1116，在耦合上係為接收該滯環電路1114之輸出，以及可能被用來進一步伸展該窗口508之時寬，使多些裕度，舉例而言，由於在該較高之臨界值偵測被該滯環電路1114執行之後，過激可能會在該墊片padp上面持續大約5ns。當該延遲線1116之輸出變為零時，電荷洩流便算結束。

該等電流不飽和型裝置(舉例而言，該等電晶體412、422、和418)之輸入信號旋轉，可能會受到該RC-式旋轉控制電路808中所包含之RC-式充電和放電電路的輸出之調整，從而使得該電荷注射/洩流密度概圖，能夠受到彼等RC時間常數之控管。在該RC-式旋轉控制電路808的一個實施例中，該RC-式電子電路，可能係由一些以MOS電容器所體現之電容器1118和1120和一些以聚合電阻器所體現之電阻器1122、1124、和1126來提供。若該等聚合電阻器具有大變動(舉例而言，一個大約52%之變動)，一個六位元校準碼，可能會被應用來校準彼等，從而改善該RC-式電子電路所產生之充電和放電時間基值的精密度。

在一個實施例中，該電荷注射和洩流電路702，可能會使用一些位準移位器1128和1130，使一些輸入傳訊位準，移位至該等電荷注射接腳400和402中之PMOS裝置有關的某一定之電壓位準。舉例而言，倘若該等PMOS裝置係運作於某一定之電壓範圍內，此位準移位便可能會被使用。

本說明書所說明之EOS保護電路700的實施例， 可能會被使用在眾多之實現體和應用中。舉例而言，一些移動裝置，其中包括但非受限之智慧型電話、nettops或膝上型電腦、書寫板、和其他移動互聯網裝置(MID)，在某些實施例中，可能係使用差分訊號。圖12為一個可例示一個適合實現各種實施例所揭示之EOS保護電路700和其運作方法的範例性電腦系統1200之方塊圖。

誠如所顯示，該電腦系統1200，可能包含一個電源供應器單元1202、若干處理器或處理器核心1204、一個其中儲存有處理器可讀取式及處理器可執行式指令1208之系統記憶體1206、一個亦可能儲存該指令1208之大量儲存裝置1210、和一個通訊介面1212。為此申請案計，包括申請專利範圍，該等術語"處理器"和"處理器核心"，可能被視為同義，除非上下文清楚地有另外之需要。

一個或多個大量儲存裝置1210和/或該記憶體1206，可能包含一個有形非暫時性電腦可讀取式儲存裝置(諸如一個磁片、硬碟、唯讀光碟機(CDROM)、硬體儲存單元、和等等)。該電腦系統1200，亦可能包含一些輸入/輸出裝置1214(諸如一個鍵盤、顯示螢幕、游標控制、和等等)。在各種實施例中，以及純藉由範例，該I/O裝置1214和/或相關之電子電路，可能包含上述具有該EOS保護電路700之子系統100。上述具有該EOS保護電路700之子系統100，可能替代地或額外地使位於該電腦系統1200之他處，諸如在該通訊介面1212處，以及可能包含一個積體電路之一部分或全部。

圖12之各種元件的彼此耦合，可能係經由一個系 統匯流排1216，其表示一個或多個匯流排。在多重匯流排之情況中，彼等可能藉由一個或多個橋接器(未示出)使相橋接。資料舉例而言，可能會經由該子系統100，而行經該I/O裝置1214，以及行經該系統匯流排1216。

該系統記憶體1206和該大量儲存裝置1210，可能會被採用來儲存上述用以體現一個或多個在此集體以1208指明之作業系統、韌體模組或驅動器、應用程式、等等的程式規劃指令之工作副本和永久性副本。該程式規劃指令之永久性副本，舉例而言，可能係透過一個類似光碟(CD)之配送媒體(未示出)，或者透過該通訊介面1212(來自一個配送伺服器(未示出))，而在工廠中或在現場中，置於永久儲存器內。

依據各種實施例，該系統1200的一個或多個描述之組件和/或其他元件，可能包括一個鍵盤、LCD螢幕、非揮發性記憶體埠、多重天線、圖形處理器、應用處理器、喇叭、或其他相聯結之移動裝置元件，其中包括一個照相機。

該電腦系統1200之各種元件的剩餘構造係屬已知，以及因而將不做進一步之詳細說明。

所例示包括發明摘要中所說明之實施例的上文說明，並非意使盡舉，或使受限於該等揭示之精確形式。雖然本說明書為例示計，說明了一些特定之實施例和範例，有各種之修飾體係屬可能。舉例而言，各種實施例中之特定元件的結構和連線，業已在上文就一些信號之高位 準/低位準值、響應一些信號之上升/下降緣、一些用以使信號反相之反相器、一些P-型和N-型電晶體、和等等的環境背景中加以說明。在其他實施例中，一些不同之組態在提供上，可考慮是否使用N-型電晶體而非P-型電晶體、某一定信號是否被反相、是否響應下降緣而非上升緣或反之亦然來觸發狀態中之某一定變化、和等等。

有鑒於上文詳細之說明，係可完成此等和其他修飾體。以下申請專利範圍中所使用之術語，不應被詮釋為受限於本專利說明書中所揭示之特定實施例。

700‧‧‧EOS保護電路

702‧‧‧電荷注射和洩流電路

704‧‧‧有限狀態機(FSM)

Claims (19)

1. 一種供過度電性應力保護用之裝置，其包含：一個過度電性應力(EOS)保護電路，其經配置以響應第一和第二信號之欠激(undershoot)而注射電荷，以及經配置可響應該等第一和第二信號中的至少一者之過激(overshoot)而洩流電荷。
2. 如申請專利範圍第1項之裝置，其中，就該欠激而言，該EOS保護電路經配置以將電荷注射進一些分別接收該等第一和第二信號之墊片內。
3. 如申請專利範圍第1項之裝置，其中，就該過激而言：該EOS保護電路經配置以將電荷注射進一個接收該第一信號之第一墊片內；以及該EOS保護電路經配置以自一個接收該第二信號之第二墊片洩流電荷。
4. 如申請專利範圍第1項之裝置，其中，該等第一和第二信號，包含一個通用串列匯流排(USB)通訊協定之差分變化信號。
5. 如申請專利範圍第1項之裝置，其中，該EOS保護電路經配置以在該第一信號維持一個當前位準之際，響應該第二信號自一個第一位準至一個第二位準之變遷，就該欠激而注射電荷，或就該過激而洩流電荷。
6. 如申請專利範圍第1項之裝置，其中，該EOS保護電路包含：一個電荷注射和洩流電路，其經配置以接收該等第 一和第二信號，以及具有經配置以注射或洩流電荷之第一和第二接腳；和一個有限狀態機(FSM)，其係耦合至該電荷注射和洩流電路，以及經配置以響應該過激來控制由該第一接腳注射電荷和由該第二接腳洩流電荷之時序。
7. 如申請專利範圍第6項之裝置，其中，該電荷注射和洩流電路包含：該等第一和第二接腳；一個端緣偵測電路，其經配置以偵測該第二信號自一個第一電壓位準至一個第二電壓位準之變遷；一個邏輯電路，其係耦合至該端緣偵測電路，以及經配置以響應該端緣偵測電路所偵測之變遷而產生一個注射或洩流電荷之窗口；一個電阻器-電容器(RC)-式電路，其係耦合至該邏輯電路，以及經配置以控制要注射或洩流電荷之數量和時寬；和一個峰值電流限制器，其係耦合至該等第一和第二接腳，以及經配置以控制該等第一和第二接腳所注射或洩流之電荷的峰值量。
8. 如申請專利範圍第6項之裝置，其中，該FSM包含一個米利(Mealy)型FSM。
9. 如申請專利範圍第6項之裝置，其中，該FSM包含：一個偵測區塊，其偵測在該第一信號維持一個當前位準之際，該第二信號變遷至一個不同之位準的情況； 一個計數器，其係耦合至該偵測區塊，以及經配置以計數該情況維持之週期，其中，該計數器包含一個濾波器，其在該計數之週期小於一個臨界週期量時清除該情況；和一個狀態機單元，其係耦合至該計數器，以及經配置以響應該計數之週期的等於或大於該臨界週期量，而產生一個信號以啟動該電荷注射和洩流電路。
10. 如申請專利範圍第1項之裝置，其中，該EOS保護電路經配置以產生一個注射或洩流電荷之窗口，以及其中，該窗口之起始係基於至少一個針對導自該等第一和第二信號之信號所執行之邏輯運作。
11. 一種供過度電性應力保護用之方法，其包括：藉由一個過度電性應力(EOS)保護電路，響應一個與第一和第二信號相關聯之欠激情況而注射電荷；以及藉由該EOS保護電路，響應一個與該第二信號相關聯之過激情況而洩流電荷。
12. 如申請專利範圍第11項之方法，其中進一步包括響應上述與該第二信號相關聯之過激情況，而藉由該EOS保護電路響應另一個與該第一信號相關聯之欠激情況來注射電荷。
13. 如申請專利範圍第11項之方法，其中，該注射電荷包括，將電荷注射進一些分別接收該等第一和第二信號之第一和第二墊片內，以及其中，該洩流電荷包括自接收該第二信號之該第二墊片洩流電荷。
14. 如申請專利範圍第11項之方法，進一步包括使用一個有限狀態機來控制該電荷洩流之時寬和數量。
15. 如申請專利範圍第11項之方法，進一步包括使用導自該等第一和第二信號之信號上面的邏輯運作，來決定一個注射或洩流電荷之窗口的起始。
16. 一種擁有過度電性應力保護之系統，其包括：一個在一個接收器端處的接收器；一個通訊鏈路，其係位於一個發射器端與該接收器端之間，以及經配置以使用差分訊號來承載第一和第二信號；和一個過度電性應力(EOS)保護電路，其係位於該接收器端處，以及經配置以響應該通訊鏈路中之欠激情況而注射電荷，以及經配置以響應該通訊鏈路中之過激情況而洩流電荷。
17. 如申請專利範圍第16項之系統，其中，該EOS保護電路經配置以自該等第一和第二信號中的一者或兩者洩流電荷，或者注射電荷進其內。
18. 如申請專利範圍第16項之系統，其中，該欠激情況係對應於在該第一信號保持在該低位準之際，該第二信號自一個高位準至一個低位準之變遷，以及其中，該過激情況係對應於在該第一信號保持在該低位準之際，該第二信號自一個低位準至一個高位準之變遷。
19. 如申請專利範圍第16項之系統，其中，該EOS保護電路經配置以響應該欠激或過激之情況來注射或洩流電 荷，以使至少一個耦合至該通訊鏈路之裝置取得一個電荷概圖。