TWI493889B - 低功率消雜訊電路、使用低功率消雜訊電路來偵測訊號之方法、及計算系統 - Google Patents

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Description

低功率消雜訊電路、使用低功率消雜訊電路來偵測訊號之方法、及計算系統
本發明的實施例大致上係有關處理器領域。更特別地，本發明的實施例係有關低功率消雜訊電路。
典型的消雜訊電路是多級電路，該多級電路係由多個放大電路級、電流模式邏輯(CML)至互補金屬氧化物半導體(CMOS)轉換器、集成級和比較器所組成。這些電路也包含其它的支援電路，例如電流偏壓、臨界電路及偏移校正電路。這些電路區塊被用來偵測訊號及用來補償例如DC(直流)偏移等的電路非理想性。但是，此種的消雜訊電路無法符合例如2011年2月8日及2011年4月28日通過之M-PHYSM 版本1.00.00之行動產業處理器介面(MIPI®)聯盟規格中所述之MIPI®嚴格的低功率規格。
此處揭示低功率消雜訊電路，其包括：時脈產生單元，用以產生時脈訊號的第一及第二相位；取樣單元，根據時脈訊號的第一及第二相位來取樣差動輸入訊號，取樣器產生經取樣的差動訊號；以及，差動放大器，用以放大經取樣的差動訊號。
本發明的實施例係關於低功率消雜訊電路。在一個實施例中，該低功率消雜訊電路包括時脈產生單元，以產生時脈訊號的第一及第二相位；取樣單元，根據時脈訊號的第一及第二相位來取樣差動輸入訊號，以產生經取樣的差動訊號；以及差動放大器，以放大經取樣的差動訊號。
在一個實施例中，該取樣單元包括：第一開關，以取樣差動輸入訊號的第一訊號而產生經取樣之差動訊號的第一取樣訊號；以及，第二開關，以取樣差動輸入訊號的第二訊號而產生經取樣之差動訊號的第二取樣訊號，其中，第一及第二開關係可藉由時脈訊號的第一相位而操作。在一個實施例中，該取樣單元包括：第三開關，將差動放大訊號的第一訊號耦合至與第二開關相耦合的節點。在一個實施例中，該取樣單元又包括：第四開關，將差動放大訊號的第二訊號耦合至與第一開關相耦合的節點，其中，該第三及第四開關係可藉由時脈訊號的第二相位而操作。在一個實施例中，第一開關經由第一電容器而被耦合至差動放大器。在一個實施例中，第二開關經由第二電容器而被耦合至差動放大器。
在一個實施例中，消雜訊電路又包括第五開關，用以經由第三電容器而使接地節點與差動放大器的輸入相耦合，其中，第五開關係可藉由時脈訊號的第一相位而操作。在一個實施例中，消雜訊電路又包括第六開關，用以經由第三電容器而使高電源節點與差動放大器的輸入相耦 合，其中，第六開關係可藉由時脈訊號的第二相位而操作。在一個實施例中，消雜訊電路又包括第七開關，用以經由第四電容器而使接地節點與差動放大器的輸入相耦合，其中，第七開關係可藉由時脈訊號的第一相位而操作。在一個實施例中，消雜訊電路又包括第八開關，用以經由第四電容器而使高電源節點與差動放大器的輸入相耦合，其中，第八開關係可藉由時脈訊號的第二相位而操作。在一個實施例中，消雜訊電路又包括第九開關，用以使差動放大器的第一輸出與差動放大器的輸入相耦合，其中，第九開關係可藉由時脈訊號的第二相位而操作。在一個實施例中，消雜訊電路又包括第十開關，用以使差動放大器的第二輸出與差動放大器的另一輸入相耦合，其中，第十開關係可藉由時脈訊號的第二相位而操作。
此處所述的實施例之技術功效有許多。舉例而言，此處所述的消雜訊電路提供微功率操作、高消雜訊偵測準確度、使用內建自動歸零功能、具有完整的差動及比例為基礎的電路結構、以及使用高度簡化的電路元件及設計而提供低設計/確認成本。此處所述的消雜訊電路可被使用作為處理器中的功率增加(power-up)偵測器，用以偵測電源供應。此處所述的技術功效不限於上述功效。藉由此處所述的實施例可考量其它的技術功效。
在下述的說明中，討論許多細節以提供本發明的實施例更完整的說明。但是，習於此技藝者將清楚，即使沒有這些特定細節，仍可實施本發明的實施例。在其它情況 中，以方塊圖形式而非詳細地顯示習知的結構及裝置，以避免模糊本發明的實施例。
注意，在實施例的對應圖式中，以線來代表訊號。某些線可能較粗，以表示更多個構成的訊號路徑，及/或在一或更多個末端處具有箭頭以表示主要資訊流動方向。這些表示並非是限定的。相反地，配合一或更多個舉例說明的實施例而使用線，以便於更瞭解電路或邏輯單元。如同設計需求或偏好所示般，任何被表示的訊號事實上包括可以雙向地行進的一或更多個訊號以及可以用任何適當型式的訊號方案來予以實施。
在下述的說明及申請專利範圍中，使用「耦合」一詞及其衍生詞。「耦合」一詞於此意指直接接觸的二或更多個組件(實體地、電性地、磁性地、光學地、等等)。「耦合」一詞於此也意指彼此未直接接觸但仍然彼此合作或互動的二或更多個組件。
「性能」一詞於此大致上意指電源抑制比(PSRR)、電力消耗、製程溫度電壓(PVT)變異、面積、較低電源電壓的放大力、I/O轉換率、等等。
如同此處所使用般，除非另外指明，否則使用「第一」、「第二」、及「第三」等序數形容詞來說明共同的物件僅是表示述及類似物件的不同情況，而非要意指這些說明的物件必須在時間上、空間上、排序上、或是任何其它方式上處於給定的順序。
「寬廣頻率範圍」一詞或「高速」於此意指如同 2011年2月8日及2011年4月28日通過的MIPI®聯盟規格之M-PHYSY 版本1.00.00中所述的從HS-GEAR 1至HS-GEAR 3的至少高速(HS)傳動(GEAR)範圍。
圖1A是依據本發明的一個實施例之輸入-輸出(I/O)接收器(Rx)100，輸入-輸出(I/O)接收器(Rx)100係設有用以偵測在Rx 100處的訊號之消雜訊電路102。在一個實施例中，Rx 100包括包含緩衝器的資料恢復單元101、資料恢復電路、及串列至並列(SIPO)產生器。在此實施例中，資料恢復單元101接收差動輸入訊號Rx+及Rx-以及產生資料以供另一單元的處理。在一個實施例中，消雜訊電路102連續地監視輸入的訊號Rx+及Rx-以辨識輸入訊號Rx+及Rx-是否正載送資料或雜訊。在一個實施例中，消雜訊電路102提供其輸出給用於Rx 100的電力管理之邏輯單元103、以及處理器中的其它邏輯單元。
舉例而言，由於消雜訊電路102輸出表示輸入訊號Rx+和Rx-正僅載送雜訊且未載送用於處理的資料，所以，邏輯單元103可使用消雜訊電路102的輸出來決定是否降低資料恢復單元101或任何其它邏輯單元的功率。在另一實施例中，由於消雜訊電路102輸出表示輸入訊號Rx+及Rx-正僅載送資料，所以，邏輯單元103可使用消雜訊電路102的輸出來決定是否增加功率給或喚醒資料恢復單元101或是任何其它邏輯單元。
在一個實施例中，Rx 100可被使用作為行動產業處 理器介面(MIPI®)M-PHY(SM) 接收器；快速週邊組件互連(PCIe)接收器；序列先進技術附件(SATA)接收器；序列附件小電腦系統介面(SCSI)(SAS)接收器；倍速資料速率x(DDRx)接收器，其中，x是整數，舉例而言，x=4及以上；高清晰度多媒體介面(HDMI)接收器；或通用串列匯流排x(USBx)接收器，其中，x是整數，舉例而言，x=2及以上。
圖1B是依據本發明的一個實施例之用以偵測訊號的消雜訊電路單元110/102的高階方塊圖。在一個實施例中，消雜訊電路單元110/102包括通訊上耦合至時脈產生器單元112之消雜訊電路111。雖然實施例將消雜訊電路111說明成耦合至時脈產生單元112的分開單元，但是，依據一個實施例，這二個單元可以在一個邏輯單元中。在一個實施例中，消雜訊電路111使用參考圖2A-C及圖3所述的開關電容器取樣電路，以監視訊號Rx+及Rx-，所述開關電容器取樣電路係藉由由時脈產生單元112所產生的至少二相位113(Φ 1及Φ 2)來予以控制。消雜訊電路111的輸出Do被另一邏輯單元所接收，舉例而言，邏輯單元103，邏輯單元103根據訊號Do中的資訊而決定是否增加功率給或喚醒任何其它邏輯單元。在一個實施例中，時脈產生單元112係可操作而由參考圖4所述的訊號En所賦能。
圖2A是依據本發明的一個實施例之消雜訊電路200/111。在一個實施例中，消雜訊電路200/111包括耦 合至差動放大器212的取樣單元211。在一個實施例中，取樣單元212包括第一開關221以取樣差動輸入訊號(例如，data_input)的第一訊號Rx+而產生經取樣之差動訊號(X及Y)的第一取樣訊號X。在一個實施例中，第一開關221係可藉由時脈訊號的第一相位Φ 1而操作。在一個實施例中，第一開關221經由第一電容器C0而被耦合至差動放大器212的輸入節點X。「X」一詞可交互地用以意指節點X或是第一取樣訊號X，意指在被第二開關221所取樣之後，節點X正載送第一訊號。
在一個實施例中，取樣單元211包括第二開關222以取樣差動輸入訊號(例如，data_input)的第二訊號Rx-，而產生經取樣的差動訊號之第二取樣訊號Y。在本實施例中，第二開關222係可藉由時脈訊號的第一相位Φ 1而操作。在一個實施例中，第二開關222經由第二電容器C0而被耦合至差動放大器212的另一輸入Y。「Y」一詞可交互地用以意指節點Y或是第二取樣訊號Y，意指在被第二開關222所取樣之後，節點Y正載送第二訊號。
在一個實施例中，取樣單元211包括第三開關223，以將差動放大訊號的第一訊號Rx-耦合至與第二開關222相耦合的節點。在本實施例中，第三開關223係可藉由時脈訊號的第二相位Φ 2而操作。在一個實施例中，取樣單元222又包括第四開關224，以將差動放大訊號的第二訊號Rx-耦合至與第一開關221相耦合的節點。在本實施例中，第四開關224係可藉由時脈訊號的第二相位Φ 2而操 作。
在一個實施例中，消雜訊電路211又包括第五開關225，用以將接地節點經由第三電容器C1而與輸入至差動放大器212的節點X相耦合。在本實施例中，第五開關係可藉由時脈訊號的第一相位Φ 1而操作。在一個實施例中，消雜訊電路211包括第六開關226，用以將高電源節點(Vcc)經由第三電容器C1而與差動放大器212的輸入節點X相耦合。在本實施例中，第六開關226係可藉由時脈訊號的第二相位Φ 2而操作。
在一個實施例中，消雜訊電路211又包括第七開關227，用以將接地節點經由第四電容器C1而與差動放大器212的輸入節點Y相耦合。在本實施例中，第七開關227係可藉由時脈訊號的第一相位Φ 1而操作。在一個實施例中，消雜訊電路211又包括第八開關228，用以將高電源節點Vcc經由第四電容器C1而與差動放大器212的輸入節點Y相耦合。在本實施例中，第八開關228係可藉由時脈訊號的第二相位Φ 2而操作。在一個實施例中，電容器C0及C1的值是在50fF至500fF的範圍中。在一個實施例中，電容器C0對電容器C1(C0：C1)的比例實質上接近10。「實質上」一詞於此意指在所需值的20%之內。舉例而言，實質上接近10(所需值)的電容比例意指比例可為1：10、1：8、1：12、等等。
在一個實施例中，消雜訊電路211又包括第九開關229，用以將差動放大器212的第一輸出Do+與差動放大 器212的輸入節點X相耦合。在本實施例中，第九開關229係可藉由時脈訊號的第二相位Φ 2而操作。「Do+」一詞可交互地用以意指節點Do+或是第一放大訊號Do+，意指在被放大器212所放大之後，節點Do+正載送第一放大訊號。
在一個實施例中，消雜訊電路211又包括第十開關230，用以將差動放大器212的第二輸出Do-與差動放大器212的另一輸入節點Y相耦合。在本實施例中，第十開關230係可藉由時脈訊號的第二相位Φ 2而操作。「Do-」一詞可交互地用以意指節點Do-或是第二放大訊號Do-，意指在被放大器212所放大之後，節點Do-正載送第二放大訊號。
為了應用目的，此處所述的電晶體是金屬氧化物半導體(MOS)電晶體，其包含汲極、源極、以及閘極端。但是，習於此技藝者將瞭解，在不悖離本發明的範圍之下，可以使用其它電晶體。
此處所述的開關可被實施成為由時脈訊號的相位所控制之電晶體(例如，MOS電晶體)。舉例而言，第一開關221係由時脈訊號的相位Φ 1所控制。「由...所控制」之說明，於此意指在時脈訊號的相位Φ 1期間開啟或關閉開關。在一個實施例中，載送時脈訊號的相位Φ 1的訊號被耦合至由時脈訊號的相位Φ 1所控制的電晶體的閘極端。在此實施例中，在相位Φ 1期間開關被開啟，其中，相位Φ 1是時脈訊號的相位的邏輯低。本發明的實施例也 藉由使邏輯倒轉以致於開關在相位Φ 1期間關閉而操作，其中，相位Φ 1是時脈訊號的相位的邏輯高。
在一個實施例中，放大器212是如同此處參考圖3所述的差動放大器341/212。
在一個實施例中，差動放大器341/212是自行偏壓對稱負載輸出緩衝電路。在一個實施例中，差動放大器341從取樣單元211接收到經取樣的第一及第二訊號X和Y作為輸入並且分別產生差動訊號Do+及Do-。在一個實施例中，差動放大器341係可操作而在經取樣的第一及第二訊號(差動訊號)中拒絕共同模式。在一個實施例中，差動放大器341具有內建的自動歸零功能。在一個實施例中，與經取樣的差動訊號中的偏移抵消無關地，差動放大器341係可操作而將來自取樣單元201之經取樣的第一及第二訊號X和Y放大。
在一個實施例中，差動放大器341包括用作為輸入裝置的二個互補MOS(CMOS)電晶體對(M1、M2、及M3、M4)，所述輸入裝置將輸入訊號延伸至全擺幅。在一個實施例中，增加的CMOS電晶體對(M5、M6、及M7、M8)被使用於電流偏壓或負載。偏壓/負載電晶體的閘極端可以如同所示地被耦合在一起。在這些實施例中，電路343和344在左至右及上至下二方向上都是對稱的。三個回饋迴路被設置在電路結構中，包含由電晶體M1、M2、M5、及M6所構成的左迴路、由電晶體M3、M4、M7、及M8所構成的右迴路、以及由電晶體M5、M6、 M7、及M8所構成的共同模式迴路。
在一個實施例中，如圖3中所示，電晶體M1、M4、M5、及M7是n型MOS(NMOS)電晶體，而電晶體M2、M3、M6、及M8是p型MOS(PMOS)電晶體。
差動放大器341的實施例提供圍繞交會點的更高偏壓電流，以取得幾乎是零的直流(DC)偏壓、高速切換、及「軟著陸(soft landing)」(例如，實質上避免訊號中的雜訊及假訊號)。這些特性有助於使差動放大器341對各式各樣的應用更強壯(例如，大電源範圍、電軌至電軌訊號擺盪、大電晶體尺寸範圍、等等)以及可對不同的製程技術比例化。
圖2B是依據本發明的一個實施例之操作於自動歸零相位的消雜訊電路240。在自動歸零相位(Φ 2相位)中，放大器212輸出Do+/Do-及輸入X/Y電短路。放大器212的DC偏移(Voff)被取樣及儲存在取樣電容器C1和C0中以供取樣相位中的偏移補償使用。在相位Φ 2中，二個輸出DO+/DO-被強制至共同模式電壓VCM 。儲存在四個電容器(二個C1及二個C0)中的電荷(Q)可以被提供為：
圖2C是依據本發明的一個實施例之操作於取樣相位中的消雜訊電路250。在取樣相位(Φ 1相位)中，放大 器212輸出Do+/Do-及輸入X/Y不再是電短路。儲存在四個電容器(二個C1及二個C0)中的電荷(Q)可以被提供為：
應用電荷再分佈原理(電荷守恆)，根據此處所述的電荷(Qs)，決定下述等式：
求解放大器212的差動輸入(VX -VY )，其中，VX 及VY 是在放大器212的輸出之節點X和Y上的電壓，取得下述等式：
在本實施例中，在取樣相位的放大器212的輸出(VDO+ -VDO- )可被說明如下：
上述等式顯示差動放大器212的輸出與差動輸入量值及供應電壓Vcc設定的電壓臨界值之差動成正比。在本實施例中，消雜訊電路211的臨界電壓從供應電壓Vcc而被直接產生。供應電壓通常具有緊密的準確度，舉例而言，5-10%準確度。
如同2011年2月8日及2011年4月28日通過之M- PHYSM 版本1.00.00之行動產業處理器介面(MIPI®)聯盟規格中所述之MIPI®符合電路所要求般，這允許消雜訊電路211偵測具有140mV以上及50mV以下的擺幅之訊號。在一個實施例中，當消雜訊電路211在其輸入偵測到任何在50mV之下的訊號時，則其表示輸入在它們之上具有雜訊且未含有任何資料。在一個實施例中，當消雜訊電路211在其輸入偵測到在140mV之上的訊號時，則其表示輸入是資料。在上述二實施例中，邏輯單元103使電路保持開啟。舉例而言，資料恢復電路101被開啟或從睡眠模式被帶至喚醒模式，以回應消雜訊電路211的輸出。
在本實施例中的消雜訊電路211有效地消除偏壓電路的需要。在一個實施例中，消雜訊電路211的操作根據電容比例，所述電容比例是固有地準確的及抵消製程電壓溫度(PVT)變化造成的變異。在此處所述的實施例中，消雜訊電路211提供內建自動歸零能力以消除差動放大器212中的失配。
圖4是依據本發明的一個實施例之耦合至消雜訊電路111的時脈產生電路400/102。在一個實施例中，時脈產生電路400/102根據RC(電阻器-電容器)環式振盪器(RO)而產生低(非50%)工作循環(duty cycle)輸出。相較於傳統的時脈產生器(例如，鎖相迴路)，時脈產生電路400/102消耗較低的耗電以支援消雜訊電路111的操作。在一個實施例中，在晶片/處理器中任何可取得的時脈訊號可以被用來提供相位Φ 1及Φ 2。在此實施例 中，時脈產生電路400/102被禁能(經由EN訊號)或被去除，而進一步縮減消雜訊電路110/102的尺寸並因而降低其耗電。
在一個實施例中，RO包括形成第一反相級的電晶體MP1和MN1。在本實施例中，電晶體MP3和MN2以及MN3形成第二反相級，並且，電晶體MP4和MN4形成第三反相級以形成環(ring)，而使得第三反相級的輸出經由低通濾波器RC網路而被輸入至第一反相級的閘極端。在一個實施例中，C的電容在500fF至1pF的範圍，而電阻是在500K歐姆至20M歐姆的範圍中。在本實施例中，改變R及C的值會改變RO的頻率並因而改變輸出時脈訊號的頻率。在一個實施例中，R及C的值可藉由硬體邏輯或軟體指令來編程。
在一個實施例中，EN訊號係耦合至MP2和MN3的閘極端。當EN訊號是具有邏輯低位準時，電晶體MN3被關閉及電晶體MP2被開啟，造成電晶體MP6被關閉並因而使時脈產生單元400/102禁能。在一個實施例中，可以去除RC網路且第三級的輸出被輸入至RO的第一級。
雖然此處之實施例顯示由三個反相級所形成的RO，但是，可以使用任何數目的級來產生具有非50%工作循環的振盪訊號。在一個實施例中，第三反相級的延遲是T2 ，決定輸出時脈訊號的相位Φ 2。在本實施例中，相位Φ 2是高相位。輸出時脈訊號的低相位具有持續時間T1 ，持續時間T1 決定輸出時脈訊號的相位Φ 1。
在一個實施例中，RO的輸出係藉由包括電晶體MP5、MP6、以及MN5和MN6的驅動級來予以驅動。在本實施例中，電晶體MN5及MP5在它們各別的閘極端接收第三級的輸出。在一個實施例中，電晶體MP6和MN6的閘極端係耦合至RO中的第二級的輸出。
在圖4的實施例中，電晶體MN1-MN6是NMOS電晶體，並且，電晶體MP1-MP6是PMOS電晶體。在一個實施例中，使用電晶體以形成電阻器R及電容器C。在其它實施例中，電阻器R是多晶電阻器並且電容器C是藉由使金屬層交錯所形成的金屬電容器。
圖5是依據本發明的一個實施例之使用消雜訊電路來偵測訊號的方法流程圖500。雖然流程圖500中的方塊係按照特定次序來予以顯示，但是，動作的次序可以被修改。因此，所示的實施例能夠以不同的次序來予以實施，並且，可並行地實施某些動作/區塊。此外，在以低功率高速數位Rx前端200來取樣進入的訊號的各式各樣實施例中，可以省略一或更多個動作/方塊。參考圖1-4的實施例，說明圖5的流程圖。
在方塊501，時脈產生單元112產生時脈訊號的第一Φ 1及第二Φ 2相位。在方塊502，消雜訊電路200/11的取樣單元211根據時脈訊號的第一Φ 1及第二Φ 2相位而取樣差動輸入訊號(Rx+，Rx-)，以產生經取樣的差動訊號(X,Y)。在方塊503，耦合至取樣單元211的差動放大器212放大經取樣的差動訊號(X,Y)，以產生輸出 訊號(Do+，Do-)。在區塊504，邏輯單元分析消雜訊電路111的輸出以及根據輸出訊號(Do+，Do-)中的資訊，以決定是否關閉或開啟處理器中的任何邏輯單元。
圖6是依據本發明的一個實施例之包含包括消雜訊電路之處理器的智慧型裝置的系統級視圖。圖6也顯示行動裝置的實施例之方塊圖，其中，使用平坦表面介面連接器。計算裝置600代表行動計算裝置，例如計算平板電腦、行動電話或智慧型電話、無線賦能電子讀取器、或其它無線行動裝置。將瞭解，在裝置600中，大致上顯示某些組件，而非此裝置的所有組件。
裝置600包含處理器610，執行裝置600的主處理操作。在一個實施例中，處理器610包含如參考圖1-4所述之低功率消雜訊電路102/111。
再參考圖6，處理器610可包含一或更多個實體裝置，例如，微處理器、應用處理器、微控制器、可編程邏輯裝置、或其它處理機構。由處理器610所執行的處理操作包含操作平台或操作系統的執行，應用及/或裝置功能在操作平台或操作系統上被執行。處理操作包含與使用人或其它裝置有關的I/O(輸入/輸出)操作、與電力管理有關的操作、及/或與連接裝置600至另一裝置有關的操作。處理操作也包含與音頻I/O及/或顯示I/O有關的操作。
在一個實施例中，裝置600包含音頻子系統620，音頻子系統620代表與提供音頻功能給計算裝置有關之硬體 (例如，音頻硬體及音頻電路)以及軟體(例如，驅動程式、編解碼器)組件。音頻功能包含揚聲器及/或耳機輸出、以及麥克風輸入。用於這些功能的裝置可被整合於裝置600中、或是連接至裝置600。在一個實施例中，藉由提供被處理器610所接收及處理的音頻命令，使用者與裝置600互動。
顯示子系統630代表提供視覺及/或觸覺顯示給使用者以與計算裝置互動之硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示子系統630包含顯示介面632，顯示介面632包含特定的顯示幕或硬體裝置，用以提供顯示給使用者。在一個實施例中，顯示介面632包含與處理器610分開的邏輯，以執行與顯示器有關的至少某些處理。在一個實施例中，顯示子系統630包含提供輸出及輸入給使用者之觸控顯示幕(或觸控墊)裝置。
輸入/輸出(I/O)控制器640代表與使用者互動有關的硬體裝置及軟體組件。I/O控制器640可以操作，以管理音頻子系統620及/或顯示子系統630的一部份之硬體。此外，I/O控制器640顯示用於連接至裝置600的其它裝置之連接點，經由裝置600，使用者可以與系統互動。舉例而言，附接至裝置600的裝置可以包含麥克風裝置、揚聲器或立體音響系統、視頻系統或其它顯示裝置、鍵盤或小鍵盤裝置、或是例如讀卡機或其它裝置等使用於特定應用的其它I/O裝置。
如上所述，I/O控制器640可與音頻子系統620及/或 顯示子系統630互動。舉例而言，經由麥克風或其它音頻裝置的輸入能夠提供用於裝置600的一或更多個應用或功能之輸入或命令。此外，可提供音頻輸出，以取代或添加至顯示輸出。在另一實例中，假使顯示子系統包含觸控顯示幕，則顯示裝置也用作為輸入裝置，至少是部份地藉由I/O控制器640來予以管理。在裝置600上也可以有增加的鍵或開關，以提供藉由I/O控制器640來予以管理的I/O功能。
在一個實施例中，I/O控制器640管理例如加速計、相機、光感測器或其它環境感測器、或其它可以包含於裝置600中的其它硬體。輸入是直接使用者互動的一部份，並且提供環境輸入給系統以影響它的操作(例如，雜訊濾波、調整亮度偵測顯示、施加用於相機的閃光燈、或其它特點)。
在一個實施例中，裝置600包含電力管理650，電力管理650管理電池電力使用、電池充電、及與省電操作有關的特點。記憶體子系統660包含用以儲存資訊在裝置600中的記憶體裝置。記憶體包含非依電性(假使中斷對記憶體裝置的電力，狀態未改變)及/或依電性(假使中斷對記憶體裝置的電力，狀態未定)記憶體裝置。記憶體660儲存應用資料、使用者資料、音樂、相片、文獻、或其它資料、以及與系統600的應用及功能的執行有關之系統資料(不論長期或暫時的)。
實施例的元件也被提供成為機器可讀取媒體(例如， 記憶體660)，用以儲存電腦可執行的指令(例如，實施圖5的流程圖以及上述任何其它處理之指令)。機器可讀取媒體(例如，記憶體660)包含但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、或是適用來儲存電子或電腦可執行指令之其它型式的機器可讀取媒體。舉例而言，本發明的實施例可被下載作為電腦程式(例如，BIOS)，所述電腦程式可以經由通訊鏈結(例如，數據機或網路連結)，透過資料訊號而從遠端電腦(例如，伺服器)被傳送至請求電腦(例如，客戶端)。
連結670包含硬體裝置(例如，無線及/或有線連接器和通訊硬體)以及軟體組件(例如，驅動程式、協定堆疊)以使裝置600能夠與外部裝置相通訊。裝置可為分開的裝置，例如其它計算裝置、無線存取點或基地台、以及例如耳機、印表機或其它裝置等週邊裝置。
連結670可包含多種不同型式的連結。一般而言，裝置600係顯示為設有蜂巢式連結672及無線連結674。蜂巢式連結672大致上意指由無線載波所提供的蜂巢式網路連線，例如經由GSM(行動通訊之全球系統)或是變化或衍生、CDMA(分碼多存取)或變化或衍生、TDM(分時多工化)或變化或衍生、或其它蜂巢式服務標準。無線連結674意指非蜂巢式的無線連結，以及包含個人區域網路(例如，藍芽、近場、等等)、區域網路(例如，Wi-Fi)、及/或廣域網路(例如，WiMax)、或是其它無線通 訊。
週邊連接680包含硬體介面及連接器、以及軟體組件(例如，驅動程式、協定堆疊)以產生週邊連接。將瞭解，裝置600可為至其它計算裝置的週邊裝置(「至」682)、以及具有連接至其的週邊裝置(「來自」684)。為了例如管理(例如，下載及/或上傳、改變、同步化)裝置600上的內容之目的，裝置600通常具有「對接(docking)」連接器以連接至其它計算裝置。此外，對接連接器允許裝置600能夠連接至某些週邊，這些週邊允許裝置600控制內容輸出至例如影音或其它系統。
除了專有的對接連接器或其它專有的連接硬體之外，裝置600還能經由共同的或標準的基礎連接器而產生週邊連接680。共同型式包含通用串列匯流排(USB)連接器(包含任何數目的不同硬體介面)、包含迷你顯示埠(MDP)之顯示埠、高清晰度多媒體介面(HDMI)、火線(Firewire)、或其它型式。
在說明書中述及「實施例」、「一個實施例」、「某些實施例」、或「其它實施例」意指配合實施例說明之特定的特點、結構、或特徵包含在至少某些實施例中，但是，不一定是所有的實施例。「實施例」、「一個實施例」、或「某些實施例」之不同出現並非一定都意指相同的實施例。假使說明書述及組件、特點、結構、或特徵「可以」、「可能」、或「會」被包含時，則並非要求該特定組件、特點、結構、或特徵被包含。假使說明書或申 請專利範圍述及「一」元件，則並非意指僅有這些元件中的一個元件。假使說明書或申請專利範圍述及「增加的」元件，則並未排除有一個以上的增加元件。
雖然配合本發明的具體實施例而說明本發明，但是，習於此技藝者在慮及上述說明之後，將清楚這些實施例的很多替代、修改及變化。本發明的實施例是要涵蓋所有這些替代、修改、及變化，以致落在後附的申請專利範圍的廣寬範圍之內。
提供允許讀者確定本技術文獻的本質及精神之發明摘要。發明摘要是助於瞭解而非用以限定申請專利範圍的範圍或意義。後附的申請專利範圍因而併入於詳細說明中，而以各項申請專利範圍依據它自己分別的實施例。
100‧‧‧輸入-輸出接收器
101‧‧‧資料恢復單元
102‧‧‧消雜訊電路
103‧‧‧邏輯單元
110‧‧‧消雜訊電路單元
111‧‧‧消雜訊電路
112‧‧‧時脈產生單元
200‧‧‧消雜訊電路
211‧‧‧取樣單元
212‧‧‧差動放大器
221‧‧‧第一開關
222‧‧‧第二開關
223‧‧‧第三開關
224‧‧‧第四開關
225‧‧‧第五開關
226‧‧‧第六開關
227‧‧‧第七開關
228‧‧‧第八開關
229‧‧‧第九開關
230‧‧‧第十開關
240‧‧‧消雜訊電路
250‧‧‧消雜訊電路
341‧‧‧差動放大器
343‧‧‧電路
344‧‧‧電路
400‧‧‧時脈產生單元
600‧‧‧計算裝置
610‧‧‧處理器
620‧‧‧音頻子系統
630‧‧‧顯示系統
632‧‧‧顯示介面
640‧‧‧輸入/輸出控制器
650‧‧‧電力管理
660‧‧‧記憶體系統
670‧‧‧連結
672‧‧‧蜂巢式連結
674‧‧‧無線連結
680‧‧‧週邊連接
從本發明的各種實施例之下述詳細說明及附圖，將更完整瞭解本發明的實施例，但是，下述詳細說明及附圖不應被視為將本發明限定於特定實施例，而是僅用於說明及瞭解。
圖1A是依據本發明的實施例之設有用來偵測在Rx處的訊號之消雜訊電路的輸入-輸出(I/O)接收器(Rx)。
圖1B是依據本發明的一個實施例之用來偵測訊號之消雜訊電路單的高階方塊圖。
圖2A是依據本發明的一個實施例之消雜訊電路。
圖2B是依據本發明的一個實施例之自動歸零相位中操作的消雜訊電路。
圖2C是依據本發明的一個實施例之取樣相位中操作的消雜訊電路。
圖3是依據本發明的一個實施例之消雜訊電路中的放大器之電路級實施。
圖4是依據本發明的一個實施例之耦合至消雜訊電路的時脈產生電路。
圖5是依據本發明的實施例之使用消雜訊電路來偵測訊號的方法流程圖。
圖6是依據本發明的實施例之包含包括消雜訊電路之處理器的智慧型裝置的系統級的視圖。
200/111‧‧‧消雜訊電路
211‧‧‧取樣單元
212‧‧‧差動放大器
221‧‧‧第一開關
222‧‧‧第二開關
223‧‧‧第三開關
224‧‧‧第四開關
225‧‧‧第五開關
226‧‧‧第六開關
227‧‧‧第七開關
228‧‧‧第八開關
229‧‧‧第九開關
230‧‧‧第十開關

Claims (15)

  1. 一種低功率消雜訊電路，包括：時脈產生單元，用以產生時脈訊號的第一及第二相位；取樣單元，根據該時脈訊號的該第一及第二相位來取樣差動輸入訊號，該取樣器產生經取樣的差動訊號；差動放大器，用以放大該經取樣的差動訊號；第五開關，經由第三電容器而使接地節點與該差動放大器的輸入相耦合，其中，該第五開關係可藉由該時脈訊號的第一相位而操作；第六開關，經由該第三電容器而使高電源節點與該差動放大器的該輸入相耦合，其中，該第六開關係可藉由該時脈訊號的該第二相位而操作；第七開關，經由第四電容器而使接地節點與該差動放大器的輸入相耦合，其中，該第七開關係可藉由該時脈訊號的該第一相位而操作；第八開關，經由該第四電容器而使高電源節點與該差動放大器的輸入相耦合，其中，該第八開關係可藉由該時脈訊號的該第二相位而操作；第九開關，使該差動放大器的第一輸出與該差動放大器的輸入相耦合，其中，該第九開關係可藉由該時脈訊號的該第二相位而操作；以及第十開關，使該差動放大器的第二輸出與該差動放大器的另一輸入相耦合，其中，該第十開關係可藉由該時脈 訊號的該第二相位而操作。
  2. 如申請專利範圍第1項之電路，其中，該取樣單元包括：第一開關，取樣該差動輸入訊號的第一訊號以產生該經取樣的差動訊號的第一取樣訊號；第二開關，取樣該差動輸入訊號的第二訊號以產生該經取樣的差動訊號的第二取樣訊號；第三開關，將該差動放大訊號的該第一訊號耦合至與該第二開關相耦合的節點；以及第四開關，將該差動放大訊號的該第二訊號耦合至與該第一開關相耦合的節點。
  3. 如申請專利範圍第2項之電路，其中，該第一及第二開關係可藉由該時脈訊號的該第一相位而操作。
  4. 如申請專利範圍第3項之電路，其中，該第三及第四開關係可藉由該時脈訊號的該第二相位而操作。
  5. 如申請專利範圍第4項之電路，其中，該第一開關經由第一電容器而被耦合至該差動放大器。
  6. 如申請專利範圍第5項之電路，其中，該第二開關經由第二電容器而被耦合至該差動放大器。
  7. 如申請專利範圍第1項之電路，其中，該取樣單元及該差動放大器係位於下述接收器的其中之一中：行動產業處理器介面(MIPI®)M-PHY(SM) 接收器；快速週邊組件互連(PCIe)接收器；序列先進技術附件(SATA)接收器； 序列附件小電腦系統介面(SAS)接收器；倍速資料速率x(DDRx)接收器，其中，x是整數；高清晰度多媒體介面(HDMI)接收器；或通用串列匯流排x(USBx)接收器，其中，x是整數。
  8. 如申請專利範圍第7項之電路，其中，該行動產業處理器介面M-PHY(SM) 接收器係可操作成接收高速(HS)傳動速率訊號。
  9. 如申請專利範圍第1項之電路，其中，該差動放大器係可操作成在該經取樣的差動訊號中拒絕共同模式。
  10. 如申請專利範圍第1項之電路，其中，該差動放大器具有內建的自動歸零功能。
  11. 如申請專利範圍第1項之電路，其中，該差動放大器係可操作成與該取樣的差動訊號中的偏移抵消無關地放大。
  12. 一種使用如申請專利範圍第1至11項中任一項之低功率消雜訊電路來偵測訊號之方法，包括：產生時脈訊號的第一及第二相位；根據該時脈訊號的該第一及第二相位以取樣差動輸入訊號，該取樣產生經取樣的差動訊號；以及將該經取樣的差動訊號放大以產生輸出訊號。
  13. 如申請專利範圍第12項之方法，又包括：根據該輸出訊號而開啟或關閉邏輯單元。
  14. 一種計算系統，包括： 無線連結；以及處理器，係通訊地耦合至該無線連結，該處理器具有如申請專利範圍第1至11項中任一項之低功率消雜訊電路中的輸入-輸出接收器。
  15. 如申請專利範圍第14項之系統，又包括顯示單元，該顯示單元是觸控顯示幕。
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