TWI492535B - A semiconductor device, a converter, a converter, and a power conversion device using the same - Google Patents

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TWI492535B
TWI492535B TW101112384A TW101112384A TWI492535B TW I492535 B TWI492535 B TW I492535B TW 101112384 A TW101112384 A TW 101112384A TW 101112384 A TW101112384 A TW 101112384A TW I492535 B TWI492535 B TW I492535B
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Yoshiji Ohta
Hiroshi Iwata
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Description

半導體裝置、使用其之換流器、轉換器及電力轉換裝置
本發明係關於半導體裝置、使用其之升壓斬波器及電力轉換裝置，尤其關於具備高耐壓電晶體之半導體裝置、使用其之換流器、轉換器及電力轉換裝置。
先前之電力轉換裝置係使用高耐壓電晶體。此外，為增加電力轉換裝置之額定電流，亦有使用並聯連接複數個高耐壓電晶體之方法。該方法中，為防止電流集中於複數個高耐壓電晶體中臨限值電壓較低之高耐壓電晶體，而檢測各高耐壓電晶體之電流，且在複數個高耐壓電晶體之電流差比特定值大之情形下，使閘極電阻低於通常值，且儘早啟動複數個高耐壓電晶體(例如，參照特開2002-95240號公報(專利文獻1))。
先行技術文獻 專利文獻
[專利文獻1]日本特開2002-95240號公報
然而，先前之電力轉換裝置中，存在由高耐壓電晶體之臨限值電壓偏差所引起之啟動時間偏差，致使電力裝換裝置之性能偏差的問題。
又，專利文獻1之方法中，設置與高耐壓電晶體相同數量之電流感測器，且以可變電阻元件構成各閘極電阻，並 基於電流感測器之檢測結果控制閘極電阻之控制部係為必要，從而使裝置構成變得複雜，而有使成本升高之問題。
因此，本發明主要目的係提供一種減少啟動時間偏差之半導體裝置、使用其之換流器、轉換器及電力轉換裝置。
本發明之半導體裝置具備：第1電晶體，其第1電極連接於第1節點；第2電晶體，其第1電極連接於第1電晶體之第2電極，且其第2電極連接於第2節點；及第3電晶體，其並聯連接於第2電晶體。第1電晶體之第1及第2電極間之耐壓高於第2及第3電晶體各自之第1及第2電極間之耐壓。第2電晶體之放大因數小於第3電晶體之放大因數。
較好具備複數組第1~第3之電晶體。複數之第1電晶體之控制電極彼此連接，複數之第2電晶體之控制電極彼此連接，且複數之第3電晶體之控制電極彼此連接。複數之第1電晶體之第1電極連接於第1節點，複數之第2電晶體之第1電極分別連接於複數之第1電晶體之第2電極，複數之第2電晶體之第2電極連接於第2節點，複數之第3電晶體係各自並聯連接於複數之第2電晶體。
此外，較好進而具備：第1電阻元件，其對應於各第1電晶體而設置；第2電阻元件，其對應於各第2電晶體而設置；及第3電阻元件，其對應於各第3電晶體而設置。各第1電晶體之控制電極經由所對應之第1電阻元件而連接於第1控制節點，各第2電晶體之控制電極經由所對應之第2電阻元件而連接於第2控制節點，且各第3電晶體之控制電極 經由所對應之第3電阻元件而連接於第3控制節點。
又，較好第2電晶體之放大因數小於第1電晶體之放大因數。
又，較好為使第1及第2節點間導通之情形，係在開啟第2電晶體且開啟第1電晶體後，再開啟第3電晶體。
又，較好為使第1及第2節點間非導通之情形，係在關閉第3電晶體後，再關閉第2電晶體且關閉第1電晶體。
此外，較好使第1節點接受第1電壓，第2節點接受第2電壓。用以開啟/關閉控制第2電晶體之第1控制訊號係施加於第2電晶體之控制電極，且用以開啟/關閉控制第3電晶體之第2控制訊號係施加於第3電晶體之控制電極。
又，較好使第1節點接受第1電壓，第2節點接受第2電壓。第2電晶體之臨限值電壓低於第3電晶體之臨限值電壓，且用以開啟/關閉控制第2及第3電晶體之控制訊號係施加於第2及第3電晶體之控制電極。
此外，較好第2及第3電晶體各個係常關型電晶體。
又，較好第1電晶體為常關型電晶體，且第1電晶體之控制電極接受比第1電晶體之臨限值電壓更高之第3電壓。
此外，較好進而具備：電容器，其連接於第1電晶體之控制電極與第2節點之間；及二極體，其陰極連接於第1電晶體之控制電極，其陽極接受第3電壓。
又，較好第1電晶體為常開型電晶體，且第1電晶體之控制電極連接於第2節點。
且，本發明之轉換器係具備上述半導體裝置者。
又，本發明之換流器係具備上述半導體裝置者。
此外，本發明之電力轉換電路係具備上述半導體裝置者。
本發明之半導體裝置包含：第1及第2電晶體，該等係串聯連接於第1及第2之節點間；及第3電晶體，其係並聯連接於第2電晶體；第1電晶體之第1及第2電極間之耐壓比第2及第3電晶體各自之第1及第2電極間之耐壓高，且第2電晶體之放大因數比第1及第3電晶體各自之放大因數小。因此，藉由利用放大因數小之第2電晶體進行高耐壓之第1電晶體之切換，可減小第1電晶體之臨限值電壓偏差對第1電晶體之第1及第2之電極電流偏差所致之影響。因此，並聯連接複數個半導體裝置時，即使未設置電流感測器等，亦可防止電流集中於一個半導體裝置，且可謀求裝置構成之簡單化、低成本化。
[實施形態1]
本實施形態1之半導體裝置具備：第1電晶體，其汲極連接於第1節點；第2電晶體，其汲極連接於第1電晶體之源極，且其源極連接於第2節點；及第3電晶體，其並聯連接於第2電晶體，且第1電晶體之源極與汲極間之耐壓係比第2及第3電極各自之源極與汲極間之耐壓高，第2電晶體之跨導(transconductance)係比第3電晶體之跨導小。以下，使用圖式對本實施形態1之半導體裝置之細節加以說明。
本實施形態1之半導體裝置係如圖1所示，具備：N通道MOS電晶體Q1、Q2，該等係串聯連接於節點N1、N2之間；及N通道MOS電晶體Q3，其係並聯連接於N通道MOS電晶體Q2。
電晶體Q1係高耐壓電晶體，電晶體Q2、Q3分別為低耐壓電晶體。市售電晶體Q1之臨限值電壓VTH1係在3V~5V之範圍內偏差。又，市售之電晶體Q2、Q3之臨限值電壓VTH2、VTH3係分別在1V~2V之範圍內偏差。電晶體Q2之跨導Gm2係比電晶體Q1、Q3之跨導Gm1、Gm3要小。例如，Gm2=6S(Siemens)、Gm1=35S、Gm3=30S。
於節點N1施加直流電壓V1，於節點N2施加比直流電壓V1低之直流電壓V2，且於電晶體Q1之閘極施加直流電壓V3。V3-V2係設定為比電晶體Q1之臨限值電壓VTH1充分大之電壓。於電晶體Q2、Q3之閘極分別被施加控制訊號CNT1、CNT2。
於初期狀態，係成為控制訊號CNT1、CNT2均為「L」位準者。該情形下，電晶體Q1~Q3皆成關閉狀態，且節點N1、N2間成非導通狀態。
使節點N1、N2間成導通狀態之情形，首先使控制訊號CNT1從「L」位準上升為「H」位準。藉此，開啟電晶體Q2並降低電晶體Q1之源極電壓，若電晶體Q1之閘極-源極間電壓超過電晶體Q1之臨限值電壓VTH1，則開啟電晶體Q1，並使節點N1、N2間成導通狀態。繼而，使控制訊號CNT2從「L」位準上升為「H」位準。藉此，開啟電晶體 Q3，使節點N1、N2間之電阻值變小，且使導通損失變小。
又，節點N1、N2之間從導通狀態變成非導通狀態之情形，首先使控制訊號CNT2從「H」位準下降至「L」位準，並關閉電晶體Q3。繼而使控制訊號CNT2從「H」位準下降至「L」位準。藉此，關閉電晶體Q2並使電晶體Q1之源極電壓上升，若電晶體Q1之閘極-源極間電壓變成比電晶體Q1之臨限值電壓VTH1小，則關閉電晶體Q1。
本實施形態1中，藉由利用跨導Gm2較小之電晶體Q2來進行高耐壓電晶體Q1之切換，可減小電晶體Q1之臨限值電壓VTH1之偏差對電晶體Q1之汲極電流之偏差所致之影響，並可將啟動時間之偏差抑制得較小。
圖2係顯示使用如圖1所示之半導體裝置之升壓斬波器之構成之電路圖。圖2中，升壓斬波器係使直流電源1之輸出電壓升壓並施加於負載電路6之電路，其具備：N通道MOS電晶體Q1~Q3、控制訊號源S1，S2、閘極電阻R1~R3、直流電源2、二極體4、及電容器5。
N通道MOS電晶體Q1、Q2串聯連接於節點N1、N2之間，且N通道MOS電晶體Q3並聯連接於N通道MOS電晶體Q2。節點N2連接於接地電壓GND之線。電抗器3連接於直流電源1之正極與節點N1之間。二極體4之陽極連接於節點N1，其陰極經由電容器5連接於接地電壓GND之線。負載電路6係並聯連接於電容器5。
閘極電阻R1係連接於直流電源2之正極與電晶體Q1之閘 極之間。閘極電阻R2連接於控制訊號源S1之輸出節點與電晶體Q2之閘極之間。閘極電阻R3係連接於控制訊號源S2之輸出節點與電晶體Q3之閘極之間。直流電源1、2之負極接地，且訊號源S1、S2之接地節點接地。
電抗器3之電抗例如為5mH。使用SiC蕭特基阻障二極體作為二極體4。電容器5之電容值例如為200μF。使用電阻值為7.8Ω之電阻元件作為負載電路6。控制訊號源S1、S2分別輸出控制訊號CNT1、CNT2。控制訊號CNT1、CNT2各自為10KHz之矩形波訊號。
開啟電晶體Q1~Q3時，如圖3所示，在使控制訊號CNT1從「L」位準上升成「H」位準後，令控制訊號CNT2從「L」位準上升成「H」位準。相反地，關閉電晶體Q1~Q3時，使控制訊號CNT2從「H」位準下降至「L」位準後，令控制訊號CNT1從「H」位準下降至「L」位準。
返回圖2，若開啟電晶體Q1~Q3，則直流電流從直流電源1經由電抗器3及電晶體Q1~Q3流至接地電壓GND之線，且電磁能量累積於電抗器3。若關閉電晶體Q1~Q3，則累積於電抗器3之電磁能量經由二極體4放出至電容器5。電容器5之端子間電壓，即升壓斬波器之輸出電壓成為對直流電源1之輸出電壓加上電抗器3之端子間電壓所得之電壓。
圖4係顯示作為本實施形態1之比較例之先前之升壓斬波器之構成之電路圖，係與圖2對比之圖。參照圖4，該升壓斬波器中，節點N1、N2間連接有N通道MOS電晶體Q10。 電晶體Q10之閘極經由閘極電阻R10，連接於控制訊號源S10之輸出節點。控制訊號源S10輸出10KHz之矩形波訊號的控制訊號S10。控制訊號源S10之接地節點經接地。作為電晶體Q10係使用與電晶體Q1相同之高耐壓高Gm之電晶體。
若控制訊號S10從「L」位準上升成「H」位準，則開啟電晶體Q10，且電磁能量累積於電抗器3。若控制訊號S10從「H」位準下降至「L」位準，則關閉電晶體Q10，且電抗器3之電磁能量放出至電容器5。
圖5係顯示圖2所示之本申請案之升壓斬波器中，應答於控制訊號CNT1、CNT2之上升緣，而流至電晶體Q1之電流I1之波形；及圖4所示之先前之升壓斬波器中，應答於控制訊號CNT10之上升緣，而流至電晶體Q10之電流I10之波形之時序圖。
此處，在時間t=0(ns)之時點，電晶體Q2、Q1之閘極電壓從「L」位準上升成「H」位準。且，使以本申請案之升壓斬波器與先前之升壓斬波器之切換中之電流變化(di/dt)為相同之方式，設定閘極電阻R1、R2、R3、R10各自之電阻值。切換中之電流變化(di/dt)係由切換雜訊之容許量而設定之參數，若切換中之電流變化(di/dt)增大，則切換雜訊亦增大。由於以本申請案之升壓斬波器與先前之升壓斬波器之切換雜訊之容許量相同，故以在切換中之電流變化(di/dt)亦相同之方式來設定電流參數。
一般，即使製品相同，電晶體Q之臨限值電壓VTH亦在 特定範圍內有所偏差。市售之高耐壓電晶體Q1、Q10中，臨限值電壓VTH係於3V~5V之範圍內偏差。又，市售之低耐壓電晶體Q2、Q3之臨限值電壓VTH係於1V~2V之範圍內偏差。控制訊號CNT從「L」位準上升為「H」位準時，若控制訊號CNT之位準超過電晶體Q之臨限值電壓VTH，則電晶體Q開啟。因此，即使對電晶體Q之閘極施加相同控制訊號CNT，臨限值電壓VTH較低之電晶體Q亦比臨限值電壓VTH較高之電晶體Q要早啟動。
先前之升壓斬波器中，在使用低VTH(VTH10=3V)之高耐壓電晶體Q10之情形時之電流I10上升係比使用高VTH(VTH10=5V)之高耐壓電晶體Q10之情形時之電流110上升要快90ns。因此，電流I10上升之時間係於90ns之範圍內偏差。
相對於此，本申請案之升壓斬波器中，在使用低VTH(VTH1=3V)之高耐壓電晶體Q1、低VTH(VTH2=1V)之低耐壓電晶體Q2、及低VTH(VTH3=1.2V)之低耐壓電晶體Q3之情形時之電流I1上升係比使用高VTH(VTH1=5V)之高耐壓電晶體Q1、高VTH(VTH2=2V)之低耐壓電晶體Q2、及高VTH(VTH3=2V)之低耐壓電晶體Q3之情形時之電流I1上升要快22ns。因此，電流I1上升之時間係於22ns之範圍內偏差。
如此，藉由使用本申請發明之半導體裝置，可將升壓斬波器之電流上升時間之偏差，從先前之90ns抑制至22ns。此係因為藉由利用跨導Gm2較小之電晶體Q2來進行高耐壓 之電晶體Q1之切換，可降低電晶體Q1之臨限值電壓VTH1之偏差對電晶體Q1之汲極電流之偏差所致之影響之故。
一般而言，電晶體Q之汲極電流Id於將閘電壓設為Vg，汲極電壓設為Vd時，係以數式Id=Gm×(Vg-VTH)×Vd來表示。因此，使汲極電壓Vd固定，為使特定值之電流Id流動於跨導Gm較小之電晶體Q，有必要使(Vg-VTH)之值比該特定值之電流Id流動於跨導Gm較大之電晶體Q之情形要大。藉此，在跨導Gm較小之電晶體Q中，與臨限值電壓VTH之偏差相比，閘極電壓Vg變大，可減小臨限值電壓VTH之偏差對汲極電流Id帶來之影響。
又，本申請案之升壓斬波器中，自低VTH電晶體Q2之閘極電壓上升至「H」位準約50ns後，電流I1上升。與此相對，先前之升壓斬波器中，自低VTH電晶體Q10之閘極電壓上升至「H」位準約140ns後，電流I10上升。因此，搭載本申請案之半導體裝置之升壓斬波器，由於從電晶體Q2之閘電壓上升到「H」位準後到電流上升之時間較短，故與先前之升壓斬波器相比，可以更高頻進行動作。
以下，對實施形態1之各種變更例加以說明。圖6係顯示作為實施形態1之變更例之換流器之構成之電路方塊圖。圖6中，該換流器具備：開關SW1、SW2，該等串聯連接於直流電源電壓VCC線與接地電壓GND線之間；輸出端子T1，其設置於開關SW1、SW2之間；開關SW3、SW4，該等串聯連接於直流電源電壓VCC線與接地電壓GND線之間；及輸出端子T2，其設置於開關SW3、SW4之間。此 外，於各開關SW反並聯連接(anti-parallel connected)有二極體。各開關SW係以圖1所示之半導體裝置構成。於輸出端子T1、T2間連接有負載電路10。
若開啟開關SW1、SW4，則電流從直流電源電壓VCC線經由開關SW1、負載電路10、開關SW4流至接地電壓GND線。若開啟開關SW3、SW2，則電流從直流電源電壓VCC線經由開關SW3、負載電路10、開關SW2流至接地電壓GND線。因此，藉由使開關SW1、SW4與開關SW2、SW3以期望之週期交替開啟，可將直流電力轉換成交流電力並供給至負荷電路10。該變更例中，可將開關SW之啟動時間之偏差抑制得較小。另，該變更例中，雖對本實施形態1之半導體裝置應用於單相換流器之情形加以說明，但不用說本實施形態1之半導體裝置當然亦可應用於複數相之換流器(例如，三相換流器)。
圖7係顯示作為實施形態1之其他變更例之轉換器之構成之電路方塊圖。圖7中，該轉換器具備：開關SW11、SW12，該等係串聯連接於節點N10與接地電壓GND線之間；輸入端子T11，其係設置於開關SW1、SW2之間；開關SW13、SW14，該等係串聯連接於節點N10與接地電壓GND線之間；輸入端子T12，其係設置於開關SW13、SW14之間；輸出端子T13；二極體11，其係於順向連接於節點N10與輸出端子T13之間；及平滑電容器12，其連接於輸出端子T13與接地電壓GND線之間。各開關SW係以圖1所示之半導體裝置構成。於輸入端子T11、T12之間，連 接有交流電源13。於輸出端子T13與接地電壓GND線之間連接有負載電路14。
在輸入端子T11、T12之間，供給有來自交流電源13之交流電壓。輸入端子T11之電壓比輸入端子T12之電壓高之期間係開啟開關SW11、SW14，於輸入端子T12之電壓比輸入端子T11之電壓高之期間則開啟開關SW12、SW13。
若開啟開關SW11、SW14，則電流自交流電源13經由開關SW11、二極體11流動至平滑電容器12，且對平滑電容器12充電。又，若開啟開關SW12、SW13，則電流自交流電源13經由開關SW13及二極體11流動至平滑電容器12，並對平滑電容器12充電。因此，藉由與交流電壓同步開啟開關SW11、SW14與開關SW12、SW13，可將交流電力轉換成直流電力並供給至負載電路14。該變更例中，可將開關SW之啟動時間之偏差抑制得較小。
圖8係進而顯示實施形態1之其他變更例之電路圖，且其係與圖1對比之圖。圖8中，該半導體裝置與圖1之半導體裝置之不同點係控制訊號CNT1施加於N通道MOS電晶體Q2、Q3之閘極，電晶體Q3之臨限值電壓VTH3比電晶體Q2之臨限值電壓VTH2高。因此，若控制訊號CNT從「L」位準上升至「H」位準，則啟動電晶體Q2後，啟動電晶體Q3。且，若控制訊號CNT從「H」位準上升至「L」位準，則關斷電晶體Q3後，關斷電晶體Q2。該變更例中，可取得與實施形態1相同之效果，且控制訊號CNT之數量較少即可完成。
又，亦可將N通道MOS電晶體Q1~Q3分別置換成雙極電晶體或IGBT。例如，取代N通道MOS電晶體Q1~Q3，分別使用第1~第3之NPN雙極電晶體亦可。該情形，第1之NPN雙極電晶體之集電極係連接於節點N1，第2之NPN雙極電晶體之集電極係連接於第1NPN雙極電晶體之射極，第3之NPN雙極電晶體係並聯連接於第2NPN雙極電晶體。第1之NPN雙極電晶體之基極係接受直流電壓V3，且第2及第3之NPN雙極電晶體之基極係分別接收控制訊號CNT1、CNT2。第1之NPN雙極電晶體之集電極及射極間之耐壓係比第2及第3之NPN雙極電晶體各自之集電極及射極間之耐壓要高。第2之NPN雙極電晶體之放大因數係比第1及第3之NPN雙極電晶體各自之放大因數要小。該情形亦可取得與實施形態1相同之效果。
再者，取代第1之NPN雙極電晶體，亦可使用IGBT(Insulated Gate Bipolar Transistor：絕緣閘極雙極電晶體)。該情形，IGBT之集電極係連接於節點N1，IGBT之射極係連接於第2及第3之NPN雙極電晶體之集電極，且IGBT之閘極係接受直流電壓V3。IGBT之集電極及射極間之耐壓係比第2及第3之NPN雙極電晶體各自之集電極及射極間之耐壓要高。第2之NPN雙極電晶體之放大因數係比第3之NPN雙極電晶體各自之放大因數小。該情形亦可取得與實施形態1相同之效果。
[實施形態2]
圖9係顯示本發明之實施形態2之半導體裝置之構成之電 路圖，且其係與圖1對比之圖。圖9中，該半導體裝置與圖1之半導體裝置之不同點係以常開型電晶體Q4置換N通道MOS電晶體Q1。作為常開型電晶體Q4係例如使用異質接合場效GaN電晶體。
N通道MOS電晶體Q1由於具有正的臨限值電壓VTH1，且在閘極-源極間電壓為0V時關閉，故稱為常關型電晶體。與之相對，常開型電晶體Q4係具有負的臨限值電壓VTH4，且在閘極-源極間電壓為0V時開啟之電晶體。電晶體Q4係在高耐壓下高Gm之電晶體。
市售之電晶體Q4之臨限值電壓VTH4係於-3V~-5V之範圍內偏差。又，市售之電晶體Q2、Q3之臨限值電壓VTH2、VTH3係各自於2V~3V之範圍內偏差。電晶體Q2之跨導Gm2係比電晶體Q3、Q4之跨導Gm3、Gm4要小。例如，Gm2=6S(Siemens)、Gm3=30S、Gm4=20S。
控制訊號CNT1、CNT2為「L」位準時，電晶體Q2、Q3成關閉狀態。此時，常開型電晶體Q4之源極(節點N3)之電壓，因電晶體Q4之洩露電流，而與節點N2之電壓加算臨限值電壓VTH4之絕對值所得之電壓相比更高。因此，關閉電晶體Q4。
其次，若控制訊號CNT1從「L」位準上升至「H」位準，則開啟電晶體Q2，並使節點N3之電壓下降。若節點N3與N2之電壓差比電晶體Q4之臨限值電壓VTH4之絕對值要小，則開啟電晶體Q4，並使節點N1、N2間成導通狀態。繼而，若控制訊號CNT2從「L」位準上升至「H」位 準，則開啟電晶體Q3，並使節點N1、N2間之電阻值下降。
使節點N1、N2之間成非導通狀態時，首先使控制訊號CNT2從「H」位準下降至「L」位準，並關閉電晶體Q3。繼而使控制訊號CNT2從「H」位準下降至「L」位準並關閉電晶體Q2。若電晶體Q2、Q3關閉，則因電晶體Q4之洩露電流使節點N3之電壓上升。若節點N3與N2之電壓差比電晶體Q4之臨限值電壓VTH4之絕對值要大，則關閉電晶體Q4，並使節點N1、N2間成非導通狀態。
本實施形態2中，藉由利用跨導Gm2較小之電晶體Q2進行高耐壓電晶體Q4之切換，可減小電晶體Q4之臨限值電壓VTH4之偏差對電晶體Q4之汲極電流之偏差所致之影響，並可將啟動時間之偏差抑制得較小。
又，因藉由使臨限值電壓VTH2之偏差較小之低耐壓之電晶體Q2開啟，使臨限值電壓VTH4之偏差較大之高耐壓電晶體Q4開啟，故可將啟動時間偏差抑制得較小。
此外，本實施形態2亦如圖8所示，電晶體Q3之臨限值電壓VTH3比電晶體Q2之臨限值電壓VTH2高，且對電晶體Q2、Q3之閘極施加控制訊號CNT1亦可。
圖10係顯示使用圖9所示之半導體裝置之升壓斬波器之構成之電路圖，且其係與圖2對比之圖。常開型電晶體Q4係連接於節點N1與電晶體Q2之汲極之間，其閘極係經由閘極電阻R1連接接地電壓GND線。此外，除去閘極電阻R1，使電晶體Q4之閘極直接接地亦可。
若開啟電晶體Q2~Q4，則直流電流從直流電源1經由電抗器3及電晶體Q2~Q4流動於接地電壓GND線，且電磁能量累積於電抗器3。若關閉電晶體Q2~Q4，則累積於電抗器3之電磁能量經由二極體4放出至電容器5。電容器5之端子間電壓，即升壓斬波器之輸出電壓成為對直流電源1之輸出電壓加上電抗器3之端子間電壓所得之電壓。
該升壓斬波器中，藉由利用跨導Gm2較小之電晶體Q2進行高耐壓電晶體Q4之切換，可減小電晶體Q4之臨限值電壓VTH4之偏差對電晶體Q4之汲極電流之偏差所致之影響，並可將升壓斬波器之電流之上升時間偏差抑制得較小。
又，因藉由控制開啟/關閉臨限值電壓VTH2之偏差較小之電晶體Q2，來控制開啟/關閉臨限值電壓VTH4之絕對值較大之電晶體Q4，故與實施形態1相同，可將升壓斬波器之電流之上升時間之偏差抑制得較小。
另，亦可用IGBT置換常開型電晶體Q4。該情形亦可取得與實施形態2相同之效果。
[實施形態3]
本實施形態3之半導體裝置具備複數組第1~第3之電晶體，且複數之第1電晶體之閘極彼此連接，複數之第2電晶體之閘極彼此連接，複數之第3電晶體之閘極彼此連接，複數之第1電晶體之源極均連接於第1節點，複數之第2電晶體之源極分別連接於複數之第1電晶體之汲極，且複數之第2電晶體之源極均連接於第2節點，複數之第3電晶體 分別並聯連接於複數之第2電晶體。以下，使用圖式對本實施形態3之半導體裝置加以詳細說明。
圖11係顯示本實施形態3之半導體裝置之構成之電路圖，且其係與圖9對比之圖。圖11中，該半導體裝置係將圖9之半導體裝置複數個並聯連接而成者。即，複數之電晶體Q4之汲極均連接於節點N1，該等之閘極均連接於節點N2。複數之電晶體Q2之源極均連接於節點N2，且該等之閘極均接收控制訊號CNT1。複數之電晶體Q3之源極均連接於節點N2，該等之閘極均接收控制訊號CNT2。
若控制訊號CNT1從「L」位準上升到「H」位準，則開啟所有電晶體Q2，且開啟所有電晶體Q4。此時，由於開啟低耐壓低Gm之電晶體Q2，且開啟高耐壓高Gm之電晶體Q4，故可開啟所有電晶體Q4。另，若使用高Gm之電晶體作為電晶體Q2，則有電流集中於1個電晶體Q4，而其他電晶體Q4上沒有電流流動之情況。
由於電晶體Q2之電流驅動能力比電晶體Q4之電流驅動能力小，故如此無法充分發揮電晶體Q4之能力。因此繼而將控制訊號CNT2從「L」位準上升到「H」位準，開啟低耐壓高Gm之電晶體Q3。藉此，使節點N1、N2間成導通狀態。
節點N1、N2間成非導通狀態時，首先使控制訊號CNT2從「H」位準下降至「L」位準，並關閉所有電晶體Q3。繼而使控制訊號CNT2從「H」位準下降至「L」位準並關閉所有電晶體Q2、Q4。
本實施形態3中，由於開啟低耐壓低Gm之電晶體Q2，且在開啟高耐壓高Gm之電晶體Q4後，開啟低耐壓高Gm之電晶體Q3，故可使電流分散於所有電晶體Q4，從而可防止電流集中於1個電晶體Q4。此外，由於不需要如上述專利文獻1所示設置電流感測器等，故可謀求裝置構成之簡單化、低成本化。
圖12係顯示使用圖11所示之半導體裝置之升壓斬波器之構成之電路圖，且其係與圖10對比之圖。圖12中，如圖9所示之半導體裝置係3個並聯連接。3個常開型電晶體Q4之閘極分別經由閘極電阻R1連接於節點電阻R2。3個電晶體Q2之閘極係分別經由閘極電阻R2連接於控制訊號源S1之輸出節點。3個電晶體Q3之閘極分別經由閘極電阻R3連接於控制訊號源S2之輸出節點。
電晶體Q2、Q3、Q4之跨導Gm係分別為6S、30S、20S。3個電晶體Q4之臨限值電壓VTH4係分別為-4.2V、-4.0V、-4.0V。3個電晶體Q2之臨限值電壓VTH2係分別為2.2V、2.4V、2.4V。3個電晶體Q3之臨限值電壓VTH3係分別為2.4V、2.6V、2.6V。閘極電阻R1之電阻值係10Ω，閘極電阻R2、R3之電阻值均為100Ω。
若開啟電晶體Q2~Q4，則直流電流從直流電源1經由電抗器3及電晶體Q2~Q4流動於接地電壓GND線，且電磁能量累積於電抗器3。若關閉電晶體Q2~Q4，則累積於電抗器3之電磁能量經由二極體4放出至電容器5。電容器5之端子間電壓，亦即升壓斬波器之輸出電壓成為對直流電源1 之輸出電壓加上電抗器3之端子間電壓所得之電壓。
圖13(a)係顯示電晶體Q2~Q4啟動時之節點N1、N2間之電壓Vds、與流動於圖12中左側之電晶體Q4之電流IA、及流動於圖12中之中央電晶體Q4之電流IB之波形之時序圖。圖13(a)中，若某時刻電晶體Q1、Q2、Q4啟動，則節點N1、N2間之電壓Vds快速下降，且電流IA、IB同時增大。
此外，圖13(b)係顯示電晶體Q2~Q4關斷時之節點N1、N2間之電壓Vds、與流動於圖12中左側之電晶體Q4之電流IA、及流動於圖12中之中央電晶體Q4之電流IB之波形之時序圖。圖13(b)中，若某時刻電晶體Q1、Q2、Q4關斷，則節點N1、N2間之電壓Vds快速上升，且電流IA、IB同時減少。從圖13(a)(b)可知，於啟動時及關斷時，2個電晶體Q4在大致相同之時間流動有大致相同值之電流。
圖14係顯示作為本實施形態3之比較例之先前之升壓斬波器之構成之電路圖，且其係與圖12對比之圖。參照圖14，該升壓斬波器中，於節點N1、N2之間並聯連接3個常開型電晶體Q4。3個電晶體Q4之閘極分別經由閘極電阻R1連接於控制訊號源S11之輸出節點。控制訊號源S11係輸出10KHz之矩形波訊號的控制訊號CNT11。控制訊號源S11之接地節點經接地。
3個電晶體Q4之跨導Gm均為20S。3個電晶體Q4之臨限值電壓VTH4分別為-4.2V、-4.0V、-4.0V。3個閘極電阻R1之電阻值均為100Ω。此外，3個電晶體Q4之閘極之寄生電感相同，該等之汲極之寄生電感相同，且該等之源極之寄 生電感亦相同。
若控制訊號S11從「L」位準(例如，-6V)上升至「H」位準(例如，-2V)，則開啟電晶體Q4，且電磁能量累積於電抗器3。若控制訊號S11從「H」位準下降至「L」位準，則關閉電晶體Q4，且將電抗器3之電磁能量放出至電容器5。
圖15(a)係顯示電晶體Q4啟動時之節點N1、N2間之電壓Vds、與流動於圖14中左側之電晶體Q4之電流IA、及流動於圖14中之中央電晶體Q4之電流IB之波形之時序圖。圖15(a)中，若某時刻控制訊號CNT11從「L」位準上升至「H」位準，則臨限值電壓較低之左側之電晶體Q4比中央之電晶體Q4先開啟，且左側電晶體Q4之電流IA快速增大，並使電壓Vds快速下降。繼而，若開啟臨限值電壓較高之中央之電晶體Q4，且中央之電晶體Q4之電流IB增大，則左側之電晶體Q4之電流IA減少。
此外，圖15(b)係顯示電晶體Q4關斷時之節點N1、N2間之電壓Vds、與流動於圖14中左側之電晶體Q4之電流IA、及流動於圖14中之中央電晶體Q4之電流IB之波形之時序圖。圖15(b)中，若某時刻控制訊號CNT11從「H」位準下降至「L」位準，則臨限值電壓較高之中央之電晶體Q4比左側之電晶體Q4先關斷，且電流IB較少，同時電流IA快速增大。繼而，關斷臨限值電壓較低之左側電晶體Q4，使電流IA減少。
藉此，先前之升壓斬波器中，電流集中於並聯連接之複 數個電晶體Q4中臨限值電壓較低之一個電晶體Q4。雖考慮預先測定電晶體Q4之臨限值電壓，且使用臨限值電壓相同之複數個電晶體Q4，而構成升壓斬波器之方法，但成本變高。此外，專利文獻1之方法中，如上所述，裝置構成變得複雜，且成本變高。
對此，本申請發明之升壓斬波器，可用低成本之簡單構成，使電流均等流動於複數之電晶體Q4，且藉由電流之集中，可防止電晶體Q4破損。
[實施形態4]
圖16係顯示本發明之實施形態4之半導體裝置之構成之電路圖，且其係與圖1對比之圖。圖16中，該半導體裝置係將圖1之半導體裝置複數個並聯連接而成者。即，複數之電晶體Q1之汲極均連接於節點N1，該等之閘極均接受直流電壓V3。複數之電晶體Q2之源極均連接於節點N2，且該等之閘極均接收控制訊號CNT1。複數之電晶體Q3之源極均連接於節點N2，該等之閘極均接收控制訊號CNT2。
若控制訊號CNT1從「L」位準上升到「H」位準，則開啟所有電晶體Q2，且開啟所有電晶體Q1。此時，由於開啟低耐壓低Gm之電晶體Q2，且開啟高耐壓高Gm之電晶體Q1，故可開啟所有電晶體Q1。另，若使用高Gm之電晶體作為電晶體Q2，則有電流集中於1個電晶體Q1，而其他電晶體Q1上沒有電流流動之情況。
由於電晶體Q2之電流驅動能力比電晶體Q1之電流驅動 能力小，故如此無法充分發揮電晶體Q1之能力。對此，繼而使控制訊號CNT2從「L」位準上升到「H」位準，開啟低耐壓高Gm之電晶體Q3。藉此，使節點N1、N2間成為導通狀態。
要使節點N1、N2間成為非導通狀態之情形，首先使控制訊號CNT2從「H」位準下降至「L」位準，並關閉所有電晶體Q3。繼而使控制訊號CNT2從「H」位準下降至「L」位準並關閉所有電晶體Q1、Q2。
本實施形態4中，由於開啟低耐壓低Gm之電晶體Q2，且開啟高耐壓高Gm之電晶體Q1後，開啟低耐壓高Gm之電晶體Q3，故可使電流分散於所有電晶體Q1，從而可防止電流集中於1個電晶體Q1。此外，由於不需要如上述專利文獻1所示設置電流感測器等，故可謀求裝置構成之簡單化、低成本化。
圖17係顯示使用圖16所示之半導體裝置之升壓斬波器之構成之電路圖，且係與圖2對比之圖。圖17中，如圖1所示之半導體裝置並聯連接有3個。3個電晶體Q1之閘極分別經由閘極電阻R1連接至直流電源2之正極，且接受直流電壓V3。3個電晶體Q2之閘極分別連接至控制訊號源S1之輸出節點。3個電晶體Q3之閘極分別連接於控制訊號源S2之輸出節點。
電晶體Q1、Q2、Q3之跨導Gm係分別為35S、6S、30S。3個電晶體Q1之臨限值電壓VTH1係分別為4.2V、4.0V、4.0V。3個電晶體Q2之臨限值電壓VTH2係分別為1.2V、 1.4V、1.4V。3個電晶體Q3之臨限值電壓VTH3係分別為1.4V、1.6V、1.6V。閘極電阻R1之電阻值係10Ω，閘極電阻R2、R3之電阻值均為100Ω。
若開啟電晶體Q1~Q3，則直流電流從直流電源1經由電抗器3及電晶體Q1~Q3流動於接地電壓GND線，且電磁能量累積於電抗器3。若關閉電晶體Q1~Q3，則累積於電抗器3之電磁能量經由二極體4放出至電容器5。電容器5之端子間電壓，亦即升壓斬波器之輸出電壓成為對直流電源1之輸出電壓加上電抗器3之端子間電壓所得之電壓。該升壓斬波器亦與實施形態3之升壓斬波器相同，使電流均等流動於3個電晶體Q1。
[實施形態5]
圖18係顯示本發明之實施形態5之降壓斬波器之構成之電路圖，且其係與圖12對比之圖。圖18中，該降壓斬波器與圖12所示之升壓斬波器相同，係將圖9所示之半導體裝置複數個(圖18中為3個)並聯連接。此外，該降壓斬波器具備：3個閘極電阻R1、直流電源1、電抗器3、二極體4、電容器5、控制訊號源S1，S2、及閘極驅動器15。
3個常開型電晶體Q4之汲極均連接於節點N1。各電晶體Q4之閘極係經由閘極電阻R1連接於節點N2。3個N通道MOS電晶體Q2之汲極係分別連接3個電晶體Q4之源極，該等之源極均連接於節點N2，該等之閘極均接收控制訊號CNT1A。3個電晶體Q3之汲極係分別連接3個電晶體Q4之源極，該等之源極均連接於節點N2，該等之閘極均接收控 制訊號CNT2A。
節點N1係連接於直流電源1之正極且接受直流電壓V1(例如，300V)。直流電源1之負極係接受接地電壓GND。控制訊號源S1、S2係分別產生控制訊號CNT1、CNT2。閘驅動器15係基於節點N2之電壓V2與控制訊號CNT1、CNT2，產生控制訊號CNT1A、CNT2A。控制訊號CNT1A、CNT2A之「L」位準電壓與節點N2之電壓V2相同。控制訊號CNT1A、CNT2A之「H」位準之電壓係與各自控制訊號CNT1、CNT2之電壓(12V)加上節點N2之電壓V2所得之電壓相同。
二極體4之陽極係連接於接地電壓GND線，其陰極係連接於節點N2。電抗器3之一端子係連接節點N2。電容器5係連接於電抗器3之另一端子與接地電壓GND線之間。負載電路6係並聯連接於電容器5。
若控制訊號CNT1A從「L」位準上升到「H」位準，則開啟所有電晶體Q2，且開啟所有電晶體Q4。此時，由於開啟低耐壓低Gm之電晶體Q2，且開啟高耐壓高Gm之電晶體Q4，故可開啟所有電晶體Q4。另，若使用高Gm之電晶體作為電晶體Q2，則有電流集中於1個電晶體Q4，而其他電晶體Q4上沒有電流流動之情況。
由於電晶體Q2之電流驅動能力比電晶體Q4之電流驅動能力小，故如此無法充分發揮電晶體Q4之能力。因此繼而將控制訊號CNT2A從「L」位準上升到「H」位準，並開啟低耐壓高Gm之電晶體Q3。藉此，使節點N1、N2間成導 通狀態。
節點N1、N2間成非導通狀態時，首先使控制訊號CNT2A從「H」位準下降至「L」位準，並關閉所有電晶體Q3。繼而使控制訊號CNT2A從「H」位準下降至「L」位準並關閉所有電晶體Q2、Q4。
若如上所述開啟電晶體Q2~Q4，則直流電流於從直流電源1之正極，經由電晶體Q4，Q2，Q3、電抗器3、及電容器5，直至直流電源1之負極之路徑上流動，且對電容器5充電，並將電磁能量累積於電抗器3。若關斷電晶體Q2~Q4，則藉由累積於電抗器3之電磁能量，使直流電流在電抗器3、電容器5、及二極體4之路徑上流動。電容器5之端子間電壓，亦即升壓斬波器之輸出電壓則施加於負載電路6上。
電晶體Q2~Q4係以特定週期開啟/關斷。若1週期內電晶體Q2~Q4之開啟時間與關斷時間之比例變大，則電容器5之端子間電壓變大。相反，若1週期內電晶體Q2~Q4之開啟時間與關斷時間之比例變小，則電容器5之端子間電壓變小。因此，藉由調整1週期內電晶體Q2~Q4之開啟時間與關閉時間之比例，可將電容器5之端子間電壓調整為直流電壓V3與接地電壓GND之間之所期望電壓。該降壓斬波器中，電流亦均等流動於3個電晶體Q4。
另，以圖18所示之包含3組電晶體Q2~Q4之半導體裝置分別構成上側臂及下側臂，而構成換流器亦係可能。
圖19係顯示作為實施形態5之變更例之降壓斬波器之電 路方塊圖，且其係與圖18對比之圖。參照圖19，該降壓斬波器與圖18之降壓斬波器之不同點係以N通道MOS電晶體Q1置換各常開型電晶體Q4，且追加有直流電源2、二極體16、及3個電容器C1。
直流電源2之負極係接受接地電壓GND。二極體16之陽極係連接於直流電源2之正極，並接受直流電壓V3(例如，12V)。直流電壓V3係比電晶體Q1之臨限值電壓充分高之電壓。各電容器C1係連接於二極體16之陰極與節點N2之間。各閘極電阻R1係連接於對應之電晶體Q1之閘極與二極體16之陰極之間。藉此，由於電晶體Q1之閘極上，被施加有僅比節點N2高直流電壓V2之電壓，故控制訊號CNT1A為「H」位準，且電晶體Q2被開啟時，可確實開啟電晶體Q1。又因其他構成及動作與圖18所示之降壓電路相同，故不重複說明。該降壓斬波器中，電流亦均等流動於3個電晶體Q1。
此外，以圖19所示之包含3組電晶體Q1~Q3之半導體裝置分別構成上側臂及下側臂，且構成換流器亦係可能。
又，上述實施形態1~5當然可與各種變更例適當組合。
本次揭示之實施形態之所有方面皆為例示者，應認為並非限定者。本發明之範圍並非以上述說明表示，而係由申請範圍表示，且意欲涵蓋與申請範圍均等之意義及範圍內之所有變更。
1‧‧‧直流電源
2‧‧‧直流電源
3‧‧‧電抗器
4‧‧‧二極體
5‧‧‧電容器
6‧‧‧負載電路
10‧‧‧負載電路
11‧‧‧二極體
12‧‧‧電容器
13‧‧‧交流電源
14‧‧‧負載電路
15‧‧‧閘極驅動器
16‧‧‧二極體
C1‧‧‧電容器
CNT1‧‧‧控制訊號
CNT2‧‧‧控制訊號
Gm‧‧‧跨導
N1‧‧‧節點
N2‧‧‧節點
Q1‧‧‧N通道MOS電晶體
Q2‧‧‧N通道MOS電晶體
Q3‧‧‧N通道MOS電晶體
Q4‧‧‧常開型電晶體
Q10‧‧‧N通道MOS電晶體
R1‧‧‧閘極電阻
R2‧‧‧閘極電阻
R3‧‧‧閘極電阻
S1‧‧‧控制訊號源
S2‧‧‧控制訊號源
S10‧‧‧控制訊號源
SW1‧‧‧開關
SW2‧‧‧開關
SW3‧‧‧開關
SW4‧‧‧開關
SW11‧‧‧開關
SW12‧‧‧開關
SW13‧‧‧開關
SW14‧‧‧開關
V1‧‧‧直流電壓
V2‧‧‧直流電壓
V3‧‧‧直流電壓
圖1係顯示本發明之實施形態1之半導體裝置之構成之電 路圖。
圖2係顯示使用如圖1所示之半導體裝置之升壓斬波器之構成之電路圖。
圖3係顯示如圖2所示之控制訊號之波形之時序圖。
圖4係顯示實施形態1之比較例之電路圖。
圖5係用以說明本發明之效果之時序圖。
圖6係顯示實施形態1之變更例之電路方塊圖。
圖7係顯示實施形態1之其他變更例之電路方塊圖。
圖8係進而顯示實施形態1之其他變更例之電路圖。
圖9係顯示本發明之實施形態2之半導體裝置之構成之電路圖。
圖10係顯示使用如圖9所示之半導體裝置之升壓斬波器之構成之電路圖。
圖11係顯示本發明之實施形態3之半導體裝置之構成之電路圖。
圖12係顯示使用如圖11所示之半導體裝置之升壓斬波器之構成之電路圖。
圖13(a)、(b)係顯示流動於如圖12所示之2個高耐壓電晶體之電流波形之時序圖。
圖14係顯示實施形態3之比較例之電路圖。
圖15(a)、(b)係顯示流動於如圖14所示之2個高耐壓電晶體之電流波形之時序圖。
圖16係顯示本發明之實施形態4之半導體裝置之構成之電路圖。
圖17係顯示使用如圖16所示之半導體裝置之升壓斬波器之構成之電路圖。
圖18係顯示本發明之實施形態5之降壓斬波器之構成之電路方塊圖。
圖19係顯示實施形態5之變更例之電路方塊圖。
CNT1‧‧‧控制訊號
CNT2‧‧‧控制訊號
N1‧‧‧節點
N2‧‧‧節點
Q1‧‧‧N通道MOS電晶體
Q2‧‧‧N通道MOS電晶體
Q3‧‧‧N通道MOS電晶體
V1‧‧‧直流電壓
V2‧‧‧直流電壓
V3‧‧‧直流電壓

Claims (18)

  1. 一種半導體裝置，其包含：第1電晶體(Q1或Q4)，其第1電極連接於第1節點(N1)；第2電晶體(Q2)，其第1電極連接於上述第1電晶體(Q1或Q4)之第2電極，且其第2電極連接於第2節點(N2)；及第3電晶體(Q3)，其第1電極連接於上述第1電晶體(Q1或Q4)之第2電極，且其第2電極連接於上述第2節點(N2)；上述第1電晶體(Q1或Q4)之第1及第2電極間之耐壓高於上述第2及第3電晶體(Q2，Q3)各自之第1及第2電極間之耐壓；上述第2電晶體(Q2)之放大因數小於上述第3電晶體(Q3)之放大因數；且上述半導體裝置包含：複數組之上述第1~第3之電晶體(Q1或Q4，Q2，Q3)；複數之上述第1電晶體(Q1或Q4)之第1電極均連接於上述第1節點(N1)；複數之上述第2電晶體(Q2)之第1電極分別連接於複數之上述第1電晶體(Q1或Q4)之第2電極；複數之上述第2電晶體(Q2)之第2電極均連接於上述第2節點(N2)；複數之上述第3電晶體(Q3)之第1電極分別連接於複數之上述第1電晶體(Q1或Q4)之第2電極；複數之上述第3電晶體(Q3)之第2電極均連接於上述第2 節點(N2)；複數之上述第1電晶體(Q1或Q4)之控制電極均連接於第1控制節點；複數之上述第2電晶體(Q2)之控制電極均連接於第2控制節點；複數之上述第3電晶體(Q3)之控制電極均連接於第3控制節點。
  2. 如請求項1之半導體裝置，其中進而包含：第1電阻元件(R1)，其對應於各上述第1電晶體(Q1或Q4)而設置；第2電阻元件，其對應於各上述第2電晶體(Q2)而設置；及第3電阻元件，其對應於各上述第3電晶體(Q3)而設置；且各上述第1電晶體(Q1或Q4)之控制電極係經由所對應之第1電阻元件(R1)而連接於上述第1控制節點；各上述第2電晶體(Q2)之控制電極係經由所對應之第2電阻元件(R2)而連接於上述第2控制節點；各上述第3電晶體(Q3)之控制電極係經由所對應之第3電阻元件(R3)而連接於上述第3控制節點。
  3. 如請求項1之半導體裝置，其中上述第2電晶體(Q2)之放大因數小於上述第1電晶體(Q1或Q4)之放大因數。
  4. 如請求項1之半導體裝置，其中使上述第1及上述第2節點(N1，N2)間導通之情形，係在開啟上述第2電晶體 (Q2)且開啟上述第1電晶體(Q1或Q4)後，再開啟上述第3電晶體(Q3)。
  5. 如請求項4之半導體裝置，其中使上述第1及第2節點(N1，N2)間非導通之情形，係在關閉上述第3電晶體(Q3)後，再關閉上述第2電晶體(Q2)且關閉上述第1電晶體(Q1或Q4)。
  6. 如請求項1之半導體裝置，其中上述第1節點(N1)接受第1電壓；上述第2節點(N2)接受第2電壓；用以開啟/關閉控制上述第2電晶體(Q2)之第1控制訊號係施加於上述第2控制節點；且用以開啟/關閉控制上述第3電晶體(Q3)之第2控制訊號係施加於上述第3控制節點。
  7. 如請求項6之半導體裝置，其中上述第2及第3電晶體(Q2，Q3)之各者係常關型電晶體。
  8. 如請求項6之半導體裝置，其中上述第1電晶體(Q1)係常關型電晶體；且上述第1控制節點接受比上述第1電晶體(Q1)之臨限值電壓高之第3電壓。
  9. 如請求項8之半導體裝置，其進而包含：電容器(C1)，其連接於上述第1控制節點與上述第2節點(N2)之間；及二極體(16)，其陰極連接於上述第1控制節點，其陽極接受上述第3電壓。
  10. 如請求項6之半導體裝置，其中上述第1電晶體(Q4)係常開型電晶體；且上述第1控制節點係連接於上述第2節點(N2)。
  11. 如請求項1之半導體裝置，其中上述第1節點(N1)接受第1電壓；上述第2節點(N2)接受第2電壓；上述第2電晶體(Q2)之臨限值電壓低於上述第3電晶體(Q3)之臨限值電壓；且用以開啟/關閉控制上述第2及第3電晶體(Q2，Q3)之控制訊號係施加於上述第2及第3控制節點。
  12. 如請求項11之半導體裝置，其中上述第2及第3電晶體(Q2，Q3)之各者係常關型電晶體。
  13. 如請求項11之半導體裝置，其中上述第1電晶體(Q1)為常關型電晶體；且上述第1控制節點接受比上述第1電晶體(Q1)之臨限值電壓高之第3電壓。
  14. 如請求項13之半導體裝置，其進而包含：電容器，其連接於上述第1控制節點與上述第2節點(N2)之間；及二極體，其陰極連接於上述第1控制節點，其陽極接受上述第3電壓。
  15. 如請求項11之半導體裝置，其中上述第1電晶體(Q4)係常開型電晶體；且上述第1控制節點係連接於上述第2節點(N2)。
  16. 一種轉換器，其包含如請求項1之半導體裝置。
  17. 一種換流器，其包含如請求項1之半導體裝置。
  18. 一種電力轉換裝置，其包含如請求項1之半導體裝置。
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