TWI479629B - 電力網格之最佳化 - Google Patents

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Description

電力網格之最佳化
本發明基本上係有關於積體電路設計，特別是關於一種用以實施電力網格(power grid)之最佳化的方法及/或裝置。
傳統型積體電路(IC)設計試圖盡可能有效率地將電力及接地從封裝接腳傳送至電晶體。電力分佈網路(power distribution network)應該具有極小的電壓變異以及高電流攜載能力。其亦提供信號路線之空間，且需要連接於與電力分佈網路相同的金屬疊層之上。使用大量的金屬以形成電力分佈網路解決了前二個目標(亦即，極小的電壓變異以及高電流攜載能力)。然而，前二個目標之解決通常係建立在犧牲第三個目標(亦即，信號繞線)的代價之上。
傳統型佈局繞線CAD工具採用規則性間隔且寬度一致的電力網格。規則性間隔且寬度一致的電力網格易於實施。規則性間隔且寬度一致的電力網格可以隨著設計的要求針對電力及接地繞線使用與需求相符的金屬量。其選擇寬度一致且間隔一致之金屬以在IC上的電力供應和電晶體之間佈放適當的低電阻。
局部的供電連接需要維持一致性，因為位置接近的電路極可能互相通連。當電路愈加彼此接近，電路的各別電力供應間的電壓匹配將更形重要。規則性的電力網格有助於電壓匹配，因為規則性的電力網格能夠提供不間斷的平滑電壓梯度。然而，具有預先繞設電力網格以及僅具有周圍電力連接的預先繞設電路可能產生間斷。若該預先繞設電路的信號介面在設計上對於源於供電電壓位準的時序不正確為相對穩健，則該等間斷的產生較無關緊要。
封裝接腳電力及接地之佈放亦必須平衡PC板設計者和IC設計者二者之需求。其通常係取決於所用的封裝技術找出解決的辦法。當採用打線接合(wire bond)封裝之時，電力及接地連接來自IC之邊緣且供應遍及整個IC的電力和接地。在覆晶(flip chip)封裝之中，電力及接地連接可以連接於更接近晶粒(die)的中心。然而，重分佈層仍然產生一些限制，其可能移除電力連接中的對稱性和規則性。
在晶片上使用規則性的電力分佈網格配合不規則式佈放之點狀源頭(亦即，電力及接地IO連接)確保遍及整個晶粒的電力及接地電壓的不規則性。若IC中的電晶體係配置成均勻佈放的電力消耗者，則使用傳統型打線接合封裝之IC在進入晶粒中間時將具有一電壓降。電壓將只在環繞周圍的點維持較高之值。其可以將該電壓降想像成相對於環繞於線網邊緣的一些點處的一種網線垂落。
傳統型電力及接地繞線遵循一個嚴格的規則性網格。然而，針對電力網絡(亦即，網格)中電流之分析顯示電流從接近IC中央處的幾乎是零呈指數型態增加到恰位於電力供應IO連接處的最高數值。一IC上的金屬繞線具有一些電阻。金屬繞線的電阻效應是無法完全排除的。由於較高之電流，電力供應連接之緊鄰處產生一大量的整體電壓降。
其有必要提出一種用以最佳化一電力網格而降低該電力網格上的金屬電阻效應的方法及/或裝置。
本發明係有關於包含一第一導電材料層及一第二導電材料層之一積體電路中之一總體電力分佈網路。該第一導電材料層可以是(i)耦接至一或多個電力供應以及(ii)被組構成形成一網絡之複數第一軌線。該等第一軌線可以(a)供應電力至該積體電路之一核心邏輯之一或多個構件、(b)對齊該積體電路之一第一軸線、以及(c)具有一或多個參數，被組構成使得該網絡從該積體電路之一周圍沿著該第一軸線到該積體電路之一中心具有一均勻之電壓梯度。該第二導電材料層可以是(i)耦接至一或多個電力供應以及(ii)被組構成形成該網絡之複數第二軌線。該等第二軌線可以(a)供應電力至該核心邏輯之一或多個構件、(b)對齊該積體電路之一第二軸線、以及(c)具有一或多個參數，被組構成使得該網絡從該積體電路之該周圍沿著該第二軸線到該積體電路之該中心具有一均勻之電壓梯度。
本發明之目的、特徵及優點包含提供一種用以最佳化一積體電路之一總體電力網格之方法及/或裝置，其可以(i)增加一有效電力繞設密度、(ii)降低接近供電來源處之電力繞線電阻、(iii)將接近供電來源處之電流呈指數型態增加列入考慮、(iv)將信號繞線可能較密集而需要較多繞線資源之區域(例如，在IC中央而非接近IC邊緣之處)之信號繞線準則列入考慮、(v)將IC中每一區域所需之最大電流驟湧(current surge)列入考慮、(vi)考慮局部電力供應電壓降，使電力供應呈現一具有最少間斷之平滑梯度、(vii)針對金屬化密度解決電力供應分佈、(viii)使用環繞IC周圍之信號繞線資源進行電力分佈、(ix)使用部分電力供應網格以改善自動佈局及繞線工具所用的信號繞線資源、(x)提供用以最小化核心邏輯IR(電壓)壓降之一最佳電力密度之一系統化描述、(xi)不受電路佈局之限制、及/或(xii)藉由在電流較高處加入較寬或間隔較密集之電力繞線而緩和電力軌線(power rail)中的電致遷移(electro-migration)問題。
本發明基本上提出一種用以實施不規則間隔及/或不規則尺寸(例如，寬度)電力繞線之方法，以最佳化供應電力至一積體電路(IC)中之核心邏輯之總體電力供應繞線資源。一積體電路亦可以被稱為一晶片或一晶粒。本發明可以平衡信號繞線資源、局部及/或總體IR壓降、及/或IC之彈性接腳位置間彼此衝突之需求。增加緊鄰電力供應連接處之電力供應繞線寬度通常有助於改善局部及總體IR壓降。在一實例之中，本發明可以提供一種用以最小化IC核心邏輯之總體IR(電壓)壓降之一最佳狀況總體電力供應密度之系統化描述。在一實例之中，該系統化描述之提供可以是不需要代價高昂的(例如，就時間和計算能力而言)輔助分析且不需要涉及橫列型(row-based)標準單元或邏輯閘陣列電路佈局。
依據本發明之總體電力供應繞線之最佳化基本上不受電路佈局之限制。依據本發明的總體電力供應繞線之實施基本上是附加於積體電路之一或多個較低層橫列型電力供應網格之上。橫列型較低層電力供應網格可以是被組構成容許一特定積體電路設計中之特定單元(例如，標準單元、邏輯閘陣列…等)之尺寸及/或佈局之變異。總體電力供應繞線基本上是耦接(例如，透過通孔)至橫列型較低層電力供應網格。此種橫列型較低層電力供應網格通常將電力從總體電力供應繞線傳輸至核心電路中的各種構件。
一般而言，對於IC核心邏輯的總體電力供應分佈可以針對金屬化密度加以處置。依據本發明的金屬化密度方式可以使其易於開發可變間隔及/或可變寬度之方法。依據本發明的金屬化密度方式亦允許在IC上存有不連續的部分電力供應網格。此部分電力供應網格可以改善自動化佈局及繞線工具在IC中心所使用的信號繞線資源。此部分電力供應網格亦可以善加利用環繞IC周圍之信號繞線資源以用於電力分佈。然而，對於電力供應繞線的金屬之使用可能有一些實際限制。信號走線亦可以透過該等金屬繞線連接。
較低層電力供應網格，亦稱為"局部電力網絡"，可以是連接對應橫列的單元間的電力及接地的一或多層最低層金屬(例如，一金屬1層及/或一金屬2層)。許多局部電力網絡設計通常具有一規則性之佈局以允許單元被佈放於間隔均等的橫列之中。該等橫列僅經由佈局即可以具備自動的電力及接地連接。其他局部電力網絡可以具有較複雜之佈局以滿足一特定應用之準則。
總體電力供應繞線，亦稱為"總體電力網絡"，通常包含晶片上的所有其他電力繞線。一總體電力網絡可以包含但不限於上達用於電力和接地的最上方疊層的所有金屬疊層，包含該最上方疊層。晶片設計之中所採用的金屬疊層之數目可以隨許多因素改變(例如，成本、繞線密度準則、以及類似項目)。一般而言，最上層的金屬疊層可以製造得比較低層之金屬疊層粗，以提供低電阻繞線。該頂端金屬層通常廣泛地使用於總體電力繞線。中間的金屬疊層亦可以使用於相當程度的總體電力繞線。總體電力網絡和局部電力網絡一般而言係透過規則間隔的金屬層間之通孔堆疊連接，該等通孔堆疊連接IC上的所有電力及接地。
在一些實施方式之中，每隔一層金屬均具有一相對於IC之一邊緣的主要方向(例如，一水平方向或一垂直方向)。舉例而言，偶數金屬疊層可以主要地以垂直形式繞線，而奇數疊層則可以水平形式繞線，反之亦然。在一些實施例之中，若總體繞線包含多重金屬疊層，則水平金屬疊層可以彼此複製且垂直疊層亦可以彼此複製。通孔堆疊可以是呈規則間隔之形式佈放，以連接不同疊層上的電力走線及接地走線。即使僅有最上方幾層(例如，最上方二層)被用以做為全部的總體電力繞線，亦可以從總體電力網絡往下到局部電力繞線以規則的間隔建立通孔堆疊以連接IC上的所有電力及接地。
參見圖1，其顯示一示意圖，例示一電力供應軌線50之一基本一維模型之一實例。電力供應軌線50示範接近電力供應之電力網格之密集金屬繞線之實施方式。電力供應軌線50之模型可以被表示成包含電阻R0-R3以及電流槽(current sink) I0-I3。在電力供應軌線50之中的每一部分，愈遠離電力，則其局部IR壓降基本上更為增加。以下的表1之中例示數種金屬電阻R0-R3之IR壓降之實例：
此三列資料全部均可以代表總量相同之金屬，使得該比較具有一共同的底線。最頂列之數值基本上例示各自具有同一電阻值之一固定間隔、固定寬度電力軌線之實例。中間一列之數值可以例示一具有隨機電阻值之實例。使用該隨機電阻值的總IR壓降尚佳。然而，由於介於R1及R2電阻之間的間斷，隨機電阻值之局部IR壓降可能高於頂列之情況。最底列之數值基本上例示一組最佳化之電阻。該組最佳化電阻可以大幅改善局部IR壓降，同時妥善地使總IR壓降維持低於固定間隔/寬度列之情況。
表中R0行之中的數值代表電阻R0的範例金屬電阻值。表中R1行之中的數值代表電阻R1的範例金屬電阻值。表中R2行之中的數值代表電阻R2的範例金屬電阻值。表中R3行之中的數值代表電阻R3的範例金屬電阻值。表中總IR μV行中之數值代表對於特定R0-R3數值的跨電力供應軌線50之總IR壓降。表中局部IR μV行中之數值代表介於任意二個相鄰電流槽之間(例如，介於I0和I1之間、介於I1及I2之間、介於I2及I3之間…等)的Vdd變異之最壞狀況(例如，最高的IR壓降)。
在表1之中，總IR及局部IR之數值例示電流槽I0-I3各自抽取一相等的1μA電流之實例。當電力供應軌線50的每一區段(例如，電阻R0-R3)的IR壓降大致相等之時，IR壓降的最壞狀況可被最小化。例如，表1的最底列數值例示藉由調整區段金屬電阻值使得每一局部IR壓降大致等於一固定值而最小化IR壓降的最壞狀況。表1的最頂列數值代表一傳統型固定間隔、均勻寬度電力網格之IR壓降。表1最頂列與表1最底列之比較顯示總IR壓降與每一局部殘段(stub)的最差IR壓降二者均可以藉由依據本發明實施之一電力網格而被改善。最底列基本上代表三列中的一個良好折衷情況。最底列之中的局部IR壓降可以不高，使得電路的局部性能彼此匹配。愈來愈高的局部IR壓降終究可以造成正反器掃描鏈(flip-flop scan chain)及/或正常邏輯電路中的保持時間違例(hold violation)。
將每一電阻元件的IR壓降保持固定可以等於維持一個如下的固定因子：電壓降=電流密度*長度.
其可以藉由使得每一電力區段中之總電流相對於鄰近 電力呈指數型態增加(例如，一區段中之總電流呈指數型態高於較接近電力之區段)而解決IR壓降之問題。
參見圖2，其顯示依據本發明一實施例之一積體電路102之一電力網格100之示意圖。電力網格100基本上實施積體電路102之一總體電力分佈網路。電力網格100可以包含一些走線(例如，導線、軌線…等)110a-110n、以及一些走線(例如，導線、軌線…等)120a-120n。在一實例之中，走線110a-110n可以是正交於走線120a-120n。走線110a-110n可以對齊電路102之一第一軸線(例如，一垂直軸線)，而走線120a-120n可以是對齊電路102之一第二軸線(例如，一水平軸線)。走線110a-110n可以包含導電材料(例如，金屬、銅、銀、金、鋁、鎢…等)。走線110a-110n可以被組構成電路102之垂直電力軌線。走線120a-120n可以包含導電材料。走線120a-120n可以被組構成電路102之水平電力軌線。走線110a-110n及走線120a-120n可以耦接至一或多個電力供應。
在一實例之中，走線110a-110n可以從電路102之外側邊緣間隔均等地排列至電路102之中心。每一走線110a-110n之寬度(例如，W)可以隨一特定軌線相對於電路102之中心及邊緣的相對位置而改變。在一實例之中，每一走線110a-110n之寬度可以朝電路102之中心逐漸變小。例如，走線110a之寬度可以大於走線110b之寬度，而走線110b之寬度可以大於走線110c之寬度，依此類推至最 細的走線110n。一般而言，具有最小寬度之走線可以是最接近電路102之中心。然而，每一走線110a-110n之特定寬度均可以改變以符合特定IC設計之設計準則。
在一實例之中，走線120a-120n可以從電路102之外側邊緣間隔均等地排列至電路102之中心。每一走線120a-120n之寬度均可以隨一特定軌線相對於電路102之中心及邊緣的相對位置而改變。在一實例之中，每一走線120a-120n之寬度可以朝電路102之中心逐漸變小。例如，走線120a之寬度可以大於走線120b之寬度，而走線120b之寬度可以大於走線120c之寬度，依此類推至最細的走線120n。一般而言，具有最小寬度之走線可以是最接近電路102之中心。然而，每一走線120a-120n之特定寬度均可以改變以符合特定IC設計之設計準則。走線110a-110n之寬度可以是近似或異於走線120a-120n之寬度。
參見圖3，其顯示多重金屬疊層之一示範實施方式之剖面示意圖140。示意圖140基本上例示產製於一基板142上之多重金屬疊層(例如，M1至M9)。在此實例之中，奇數金屬疊層可以具有一大致水平(例如，向左及向右跨越圖面)之方位。偶數金屬疊層可以具有一大致垂直(例如，進入及離開圖面)之方位。
一局部電力網絡144基本上包含金屬疊層M1及M2。 金屬疊層M1及M2可以是包含於元件庫單元(例如，一單元146)的定義之中。單元146上方的所有金屬疊層(例如，疊層M3至M9)均可以是一總體電力網絡148的一部分。
示意圖140基本上例示一7+2金屬堆疊之實例。該7+2金屬堆疊可以是相當於在正常粗細度的信號繞線之中一個具有七層金屬(例如，M1至M7)之製程。堆疊中的最頂端的二層金屬(例如，M8及M9)可以相當粗，以用於較低電阻的時脈、電力、以及總體信號繞接走線。
一或多個元件庫可以定義用於構建局部電力連接之單元以及單元間信號繞線之金屬層M1。金屬層M2亦可以基於固定垂直間隔被定義於元件庫之中，以完成局部電力網絡(或局部電力網格)和單元間信號繞線。位於金屬層M2上方的所有金屬疊層均可被用以建立總體電力網絡148。如圖所例示，七層金屬疊層可以被交織入一電力/接地網格之中。在一些實施例之中，總體電力網絡148之較低疊層(例如，金屬疊層M3-M5)可以被移除(除了被實施成鄰接金屬疊層的長方形的特殊固定通孔堆疊之外)或在寬度上被縮減，以在較低層級允許更多信號繞線資源。例如，在此實例之中，一種折衷方式可以是使用(i)水平方向的金屬疊層M7及M9以及(ii)垂直方向的金屬疊層M6及M8做為一主要的總體電力網絡150(例如，參見圖2)。特殊的通孔堆疊可以建立於金屬疊層M3至M5以一路向下打通至局部電力網絡144中的金屬疊層M1及M2。
參見圖4，其顯示一示意圖，例示依據本發明一實施例 之一電力網格200。電力網格200可以實施一總體電力分佈網路以供應電力至一積體電路202之核心邏輯。電力網格200可以包含一些走線(例如，導線、軌線…等)210a-210n、以及一些走線(例如，導線、軌線…等)220a-220n。在一實例之中，走線210a-210n可以是正交於走線220a-220n。走線210a-210n可以是對齊一電路202之一第一軸線(例如，一垂直軸線)，而走線220a-220n可以是對齊電路202之一第二軸線(例如，一水平軸線)。走線210a-210n可以包含被組構成電力網格200之垂直電力軌線的導電材料。走線220a-220n可以包含被組構成電力網格200之水平電力軌線的導電材料。走線210a-210n及走線220a-220n可以耦接至一或多個電力供應。
走線210a-210n之一間隔(例如，S)可以從電路202之外側邊緣變化至電路202之中心。在一實例之中，每一走線210a-210n之寬度均可以是相同的。在一實例之中，介於每一走線210a-210n之間的間隔可以朝電路202之中心逐漸增加。例如，介於走線210a與走線210b之間的間隔可以小於介於走線210b與走線210c之間的間隔，依此類推至介於走線210n-1與走線210n之間的最大間隔。一般而言，介於走線210a至210n之間的最大間隔可以是最靠近電路202之中心。然而，介於每一走線210a-210n之間的特定間隔均可以改變以符合特定IC設計之設計準則。
走線220a-220n之一間隔可以從IC 202之外側邊緣變化至IC 202之中心。在一實例之中，每一走線220a-220n之寬度均可以是相同的。在一實例之中，介於每一走線220a-220n之間的間隔可以朝電路202之中心逐漸變大。例如，介於走線220a與走線220b之間的間隔可以小於介於走線220b與走線220c之間的間隔，依此類推至介於走線220n-1與走線220n之間的最大間隔。一般而言，介於走線220a至220n之間的最大間隔可以是最靠近電路202之中心。然而，介於每一走線220a-220n之間的實際間隔均可以根據特定IC設計之設計準則而決定。介於走線210a-210n之間的間隔可以是近似或異於介於走線220a-220n之間的間隔。
參見圖5，其顯示依據本發明一實施例之一電力網格300之示意圖。在所顯示的實例之中，電力網格300包含二或多個使用本發明實施例之電力網格(例如，200及200')之一疊置，以形成一更加複雜的總體電力分佈網路。形成電力網格300之該二或多個總體電力分佈網路可以包含不同寬度之電力軌線、不同間隔之電力軌線、及/或具有不同寬度和不同間隔之組合的電力軌線。當環繞一積體電路邊緣有許多電力來源可用時，諸如在一打線接合的封裝之中，二或多個總體電力分佈網路之疊置可以簡化設計流程。利用大致描述於此的疊置程序實施一總體電力供應網格可以提供 簡化不規則網格整體結構之優點。因此，一電力或接地接墊可以在後續佈局程序移動而不需要改變電力網格。
參見圖6，其顯示依據本發明一實施例之一電力網格500之示意圖。電力網格500基本上包含一總體電力分佈網路。電力網格500可以包含一些走線(例如，導線、軌線…等)510a-510n、以及一些走線(例如，導線、軌線…等)520a-520n。在一實例之中，走線510a-510n可以是正交於走線520a-520n。走線510a-510n可以是對齊一晶粒之一第一軸線(例如，一垂直軸線)，而走線520a-520n可以是對齊該晶粒之一第二軸線(例如，一水平軸線)。走線510a-510n可以包含被組構成電力網格500之垂直電力軌線的導電材料。走線520a-520n可以包含被組構成電力網格500之水平電力軌線的導電材料。走線510a-510n及走線520a-520n可以耦接至一或多個電力供應。
在一實例之中，走線510a-510n以及走線520a-520n可以被實施成具有不一致之寬度及/或不一致之間隔。介於走線510a-510n之間的間隔及/或其寬度可以是近似或異於介於走線520a-520n之間的間隔及/或其寬度。走線510a-510n可以延伸跨越或者未延伸跨越IC晶粒之整個表面。走線520a-520n可以延伸跨越或者未延伸跨越IC晶粒之整個表面。舉例而言，電力網格500可以包含不同長度的電力軌線。走線510a-510n及/或520a-520n可以不是全部被繞設成跨越整個晶粒表面。一些走線510a-510n可以一直延伸跨越晶粒 表面(例如，510b)。其他走線(例如，510a、510n…等)可以僅僅在晶粒上延伸一特定距離而未一直延伸跨越晶粒。一些走線520a-520n可以一直延伸跨越晶粒表面(例如，520b)。其他走線(例如，520a、520n…等)可以僅僅在晶粒上延伸一特定距離而未一直延伸跨越晶粒。未一直延伸跨越晶粒表面的走線510a-510n和走線520a-520n可以被稱為殘段(stub)。殘段亦可以是改變一電力網格之密度的有用工具。
電力網格500可以藉由針對特定之應用客製化信號繞線以及電力供應分佈而進一步滿足特定的IC設計。其可以根據包含一或多個殘段及/或電力軌線之客製化電力分佈網路而滿足特定的單元佈局。
參見圖7，其顯示一流程圖，例示依據本發明之一示範程序(或方法)600。程序600基本上包含一步驟(或狀態)610、一步驟(或狀態)620、一步驟(或狀態)630、一步驟(或狀態)640、一步驟(或狀態)650、一步驟(或狀態)660、一步驟(或狀態)670、一步驟(或狀態)680、一步驟(或狀態)690、一步驟(或狀態)700、一步驟(或狀態)710、一步驟(或狀態)720、一步驟(或狀態)730、以及一步驟(或狀態)740。
步驟610可以包含程序600之一起始點。步驟620可以包含建立一IC之電流密度圖(current density map)。步驟630可以包含產生一IC之電力網格之一傳統型電力網格(或種子點(seed point))。步驟640可以包含選擇產生於步驟620之電流密度圖。步驟650可以包含選擇產生於步驟630之電力網格。步驟660可以包含產生及/或更新一依據本發明之不規則電力網格。步驟670可以包含產生來自步驟650之電力網格之IR壓降及/或繞線分析。步驟680可以包含產生來自步驟660之不規則電力網格之IR壓降及/或繞線分析。步驟690可以包含一決策步驟，用以比較來自步驟620-680之電力網格及分析，以判定哪一個電力網格較有效率。若步驟690判定其可以產生一較有效率之電力網格，則程序600繼續進行至步驟700。否則，程序600終止於步驟740。
步驟700可以包含產生一個進一步包含電力殘段(例如，未延伸跨越整個晶粒表面的垂直及/或水平電力軌線)之電力網格。步驟710可以包含產生在步驟700之中所產生的電力網格的IR壓降及/或繞線分析。步驟720可以包含一決策步驟，用以比較來自步驟620-680和步驟700-710之電力網格及分析，以判定哪一個電力網格較有效率。若步驟720判定其可以產生一較有效率之電力網格，則程序600繼續進行至步驟730。否則，程序600終止於步驟740。步驟730可以包含一決策步驟，用以決定是否針對整個電力網格或一子電力網格反覆進行前述步驟。若步驟730決定針對整個電力網格反覆進行前述步驟，則程序600繼續進行步驟620及步驟650。否則，程序600終止於步驟740。步驟740可以包含一終止點以離開程序600。
本發明可以提供之優點包含增加有效的電力繞線密度以及降低電力繞線電阻。本發明亦可以將需要更密集信號繞線與更多繞線資源的區域(例如，在IC中間處而非接近IC邊緣處)的信號繞線需求列入考慮。本發明亦可以將IC之每一區域中由於客製化電力軌線之寬度及/或間隔所需要的最大電流驟湧列入考慮。本發明可以進一步將局部電力供應電壓降列入考慮，使得電力供應呈現出一個跨整個IC具有最少間斷之平滑梯度。本發明亦藉由在電流較高之處加入較寬或間隔較密集之電力繞線而減輕電力軌線中的電致遷移問題。
本發明之電力網格最佳化方法亦可以在IC中心容納更多信號繞線。一般而言，任何被置於接近一邊緣處之單元與接近IC中間之另一單元通連之機率高於任何其他方向。因此，IC中間處可能比接近邊緣處使用更多信號繞線資源。降低介於分接點間之變異亦可以具有降低連通邏輯區塊間之電力供應變異之優點。
使用一般的佈局繞線CAD工具實施一依據本發明之可變密度電力網格可以利用該工具如何產生電力網格的一些知識。多數工具允許設計者指定一寬度及一間隔，以重複使用於共用的規則性電力網格。在大部分的情況之中，均可以操控間隔及/或寬度以允許可變寬度或可變間隔電力軌線之佈放(或是可變寬度及可變間隔電力軌線之組合)，如圖2及圖4所示。本發明同時亦提供一種開發一最佳化電力供應密度之系統化描述的方法，以最小化核心邏輯之IR壓降，同時最小化代價昂貴的輔助分析。
圖7流程圖所執行之功能可以是利用傳統型一般用途處理器、數位電腦、微處理器、微控制器、RISC(精簡指令集電腦)處理器、CISC(複雜指令集電腦)處理器、SIMD(單一指令多重資料)處理器、信號處理器、中央處理單元(CPU)、運算邏輯單元(ALU)、視訊數位信號處理器(VDSP)及/或類似的計算機具之中的一或多項實施，並依據本說明書之教示編定程式，此對於相關領域之熟習者應係顯而易見的。根據本揭示之教示，熟練之程式設計師可以輕易地製做出適當的軟體、韌體、編碼、常式、指令、運算碼、微指令、及/或程式模組，此對於相關領域之熟習者亦應係顯然易行的。該等軟體基本上係自一媒體或一些媒體藉由機器實施方式中的一或多個處理器執行。
本發明亦可以被實施成ASIC(特定用途積體電路)、平台式ASIC、FPGA(現場可程式邏輯閘陣列)、PLD(可程式邏輯元件)、CPLD(複雜可程式邏輯元件)、閘海(sea-of-gate)、RFIC(射頻積體電路)、ASSP(特定用途標準產品)或者藉由互連傳統型構件電路之一適當網路，如同本文所述，其修改對於相關領域之熟習者應係顯而易見的。
本發明因此亦可以包含一電腦產品，其可以是包含指令之一或多個儲存媒體及/或一或多個傳輸媒體，該等指令可用以使一機器依照編定之程式運作以執行依據本發明的一或多個流程或方法。機器對包含於該等電腦產品中之指令之執行，配合周邊電路之運作，可以將輸入資料轉換成位於儲存媒體上的一或多個檔案及/或代表一實體物件或物質的一或多個輸出信號，諸如一音頻及/或視覺描繪。儲存媒體可以包含，但不限於，任何形式之磁碟，包含軟性磁碟、硬碟、磁性碟片、光學碟片、CD-ROM、DVD和磁性光碟、以及諸如ROM(唯讀記憶體)、RAM(隨機存取記憶體)、EPROM(電性可編程ROM)、EEPROM(電性可抹除ROM)、UVPROM(紫外線可抹除ROM)、快閃記憶體等電路、磁性記憶卡、光學記憶卡、及/或適於儲存電子指令的任何形式之媒體。
本發明之元件可以構成一或多個裝置、單元、構件、系統、機器及/或設備的整體或一部分。該等裝置可以包含，但不限於，伺服器、工作站、儲存陣列控制器、儲存系統、個人電腦、膝上型電腦、筆記型電腦、掌上型電腦、個人數位助理、可攜式電子裝置、電池供電裝置、機上盒、編碼器、解碼器、轉碼器、壓縮裝置、解壓縮裝置、前處理器、後處理器、傳送器、接收器、收發器、密碼電路、行動電話、數位相機、定位或導航系統、醫療設備、抬頭顯示器、無線裝置、音頻錄製及/或儲存及/或播放裝置、視訊錄製及/或儲存及/或播放裝置、遊戲平台、周邊及/或多晶片模組。相關領域之熟習者應能理解本發明之元件可以實施於其他形式之裝置以滿足特定應用之準則。
雖然本發明係以其較佳實施例之方式詳細說明如上，但熟習該項技術者應能理解，各種結構及細節上之變異均可能於未脫離本發明之範疇下實現。
50‧‧‧電力供應軌線
100‧‧‧電力網格
102‧‧‧積體電路
110a-110n‧‧‧走線
120a-120n‧‧‧走線
140‧‧‧多重金屬疊層之示意圖
142‧‧‧基板
144‧‧‧局部電力網絡
146‧‧‧單元
148‧‧‧總體電力網絡
150‧‧‧主要總體電力網絡
200‧‧‧電力網格
200'‧‧‧電力網格
202‧‧‧積體電路
210a-210n‧‧‧走線
220a-220n‧‧‧走線
300‧‧‧電力網格
500‧‧‧電力網格
510a-510n‧‧‧走線
520a-520n‧‧‧走線
M1-M9‧‧‧金屬層
R0-R3‧‧‧電阻
I0-I3‧‧‧電流槽
透過實施方式之詳細說明以及所附申請專利範圍和圖式，本發明之上述及其他目的、特徵及優點已趨於明顯，其中：圖1係一IC電力供應之一基本一維模型之示意圖；圖2係依據本發明一示範實施例之具有不同寬度電力軌線之一示範電力網絡之示意圖；圖3係多重金屬疊層之一示範實施方式之剖面示意圖；圖4係依據本發明另一示範實施例之具有不同間隔電力軌線之一示範電力網絡之示意圖；圖5係示範運用本發明之實施例以形成一較複雜電力分佈網路之二或多個較不複雜電力網絡之疊置之示意圖；圖6係依據本發明之仍另一示範實施例之一示範電力網絡之示意圖，其中該電力網絡中的一些垂直電力軌線及/或水平電力軌線並未延伸跨越積體電路晶粒的整體表面；以及圖7係依據本發明又另一實施例之最佳化一積體電路之一電力網格之方法之流程圖。
100‧‧‧電力網格
102‧‧‧積體電路
110a-110n‧‧‧走線
120a-120n‧‧‧走線

Claims (20)

  1. 一種位於積體電路中的總體電力分佈網路，包含：一第一導電材料層，其係(i)耦接至一或多個電力供應，並且係(ii)用以形成一網絡之複數第一軌線，其中該等第一軌線(a)供應電力至該積體電路之一核心邏輯之一或多個構件、(b)對齊該積體電路之一第一軸線、且(c)具有一或多個參數，其係被組構成使得該網絡從該積體電路之一周圍沿著該第一軸線到該積體電路之一中心係具有一均勻之電壓梯度；以及一第二導電材料層，其係(i)耦接至該等電力供應，並且係(ii)用以形成該網絡之複數第二軌線，其中該等第二軌線(a)供應該電力至該核心邏輯之該等構件、(b)對齊該積體電路之一第二軸線、(c)具有一或多個參數，其係被組構成使得該網絡從該積體電路之該周圍沿著該第二軸線到該積體電路之該中心包含另一個均勻之電壓梯度、(d)該等第一軌線之該等參數包含該等第一軌線各自之寬度、且(e)該等第一軌線各自之該寬度隨著該等第一軌線之位置更接近該積體電路之該中心而變細，使得位於最接近該積體電路之該中心的第一軌線具有最細的寬度，而最接近該積體電路之該周圍的第一軌線則具有最粗的寬度。
  2. 如申請專利範圍第1項之總體電力分佈網路，其中(i)該等第二軌線的該等參數包含該等第二軌線各自之另一個寬度，且(ii)該等第二軌線各自之該另一個寬度隨著該等第二軌線之位置更接近該積體電路之該中心而變細，使得位 於最接近該積體電路之該中心的第二軌線具有最細的寬度，而最接近該積體電路之該周圍的第二軌線則具有最粗的寬度。
  3. 如申請專利範圍第1項之總體電力分佈網路，其中(i)該等第二軌線的該等參數包含介於該等第二軌線各自之間的一間隔，且(ii)該等第二軌線各自之間的該間隔朝著該積體電路之該中心逐漸變大，使得位於最接近該積體電路之該中心的第二軌線具有介於該等第二軌線之間的最大間隔，而最接近該積體電路之該周圍的第二軌線則具有介於該等第二軌線之間的最小間隔。
  4. 如申請專利範圍第1項之總體電力分佈網路，其中該一或多個參數包含該複數第一軌線、該複數第二軌線、或該複數第一軌線及該複數第二軌線之一組合之一金屬化密度。
  5. 如申請專利範圍第1項之總體電力分佈網路，其中該總體電力分佈網路耦接至該積體電路中之一橫列型較低層電力供應網格。
  6. 如申請專利範圍第1項之總體電力分佈網路，其中(i)該等第一軌線具有一不一致之間隔、一不一致之寬度、或是一不一致之間隔及一不一致之寬度二者，(ii)該等第二軌線具有一不一致之間隔、一不一致之寬度、或是一不一致之間隔及一不一致之寬度二者，(iii)一或多個該等第一軌線並未延伸跨越該積體電路之整個表面，且(iv)一或多個該等第二軌線並未延伸跨越該積體電路之該整個表面。
  7. 一種位於積體電路中的總體電力分佈網路，包含：一第一導電材料層，其係(i)耦接至一或多個電力供應，並且係(ii)用以形成一網絡之複數第一軌線，其中該等第一軌線(a)供應電力至該積體電路之一核心邏輯之一或多個構件、(b)對齊該積體電路之一第一軸線、且(c)具有一或多個參數，其係被組構成使得該網絡從該積體電路之一周圍沿著該第一軸線到該積體電路之一中心係具有一均勻之電壓梯度；以及一第二導電材料層，其係(i)耦接至該等一或多個電力供應，並且係(ii)用以形成該網絡之複數第二軌線，其中該等第二軌線(a)供應該電力至該核心邏輯之該等構件、(b)對齊該積體電路之一第二軸線、(c)具有一或多個參數，其係被組構成使得該網絡從該積體電路之該周圍沿著該第二軸線到該積體電路之該中心具有另一個均勻之電壓梯度、(d)該等第一軌線的該等參數包含介於該等第一軌線各自之間的一間隔，且(e)該等第一軌線各自之間的該間隔朝著該積體電路之該中心逐漸變大，使得位於最接近該積體電路之該中心的第一軌線具有介於該等第一軌線之間的最大間隔，而最接近該積體電路之該周圍的第一軌線則具有介於該等第一軌線之間的最小間隔。
  8. 如申請專利範圍第7項之總體電力分佈網路，其中(i)該等第一軌線的該等參數更包含該等第一軌線各自之一寬度，且(ii)該等第一軌線各自之該寬度隨著該等第一軌線之位置更接近該積體電路之該中心而變細，使得位於最接近 該積體電路之該中心的第一軌線具有最細的寬度，而最接近該積體電路之該周圍的第一軌線則具有最粗的寬度。
  9. 一種用以設計位於積體電路之中的總體電力分佈網路的方法，包含：(A)使用一電腦來設計一第一導電材料層，其係(i)耦接至一或多個電力供應，並且係(ii)用以形成一網絡之複數第一軌線，其中該等第一軌線(a)供應電力至該積體電路之一核心邏輯之一或多個構件，且(b)對齊該積體電路之一第一軸線；(B)設計一第二導電材料層，其係(i)耦接至該等電力供應，並且係(ii)用以形成該網絡之複數第二軌線，其中該等第二軌線(a)供應該電力至該核心邏輯之該等構件，且(b)對齊該積體電路之一第二軸線；以及(C)修改(i)該等第一軌線、(ii)該等第二軌線、或是(iii)該等第一軌線及該等第二軌線之一組合的一或多個參數，使得該網絡從該積體電路之一周圍，沿著該第一軸線、沿著該第二軸線、或是沿著該第一軸線及該第二軸線二者，到該積體電路之一中心係具有一均勻之電壓梯度，其中(i)該等第一軌線之該等參數包含該等第一軌線各自之寬度、且(ii)該等第一軌線各自之該寬度隨著該等第一軌線之位置更接近該積體電路之該中心而變細，使得位於最接近該積體電路之該中心的第一軌線具有最細的寬度，而最接近該積體電路之該周圍的第一軌線則具有最粗的寬度。
  10. 如申請專利範圍第9項之方法，其中(i)該等第二軌 線的該等參數包含該等第二軌線各自之另一個寬度，且(ii)該等第二軌線各自之該寬度隨著該等第二軌線之位置更接近該積體電路之該中心而變細，使得位於最接近該積體電路之該中心的第二軌線具有最細的寬度，而最接近該積體電路之該周圍的第二軌線則具有最粗的寬度。
  11. 如申請專利範圍第9項之方法，其中(i)該等第二軌線的該等參數更包含介於該等第二軌線各自之間的一間隔，且(ii)該等第二軌線各自之間的該間隔朝著該積體電路之該中心逐漸變大，使得位於最接近該積體電路之該中心的第二軌線具有介於該等第二軌線之間的最大間隔，而最接近該積體電路之該周圍的第二軌線則具有介於該等第二軌線之間的最小間隔。
  12. 如申請專利範圍第9項之方法，其中該一或多個參數包含該複數第一軌線、該複數第二軌線、或該複數第一軌線及該複數第二軌線之一組合之一金屬化密度。
  13. 如申請專利範圍第9項之方法，其中該複數第一軌線、該複數第二軌線、或該複數第一軌線及該複數第二軌線之一組合之該一或多個參數被修改以最小化一最壞狀況之局部電力供應電壓降。
  14. 如申請專利範圍第9項之方法，其中該方法更包含：(D)將二或多個該網絡疊置在一起以建立一結合網絡，其中該等網絡各自之一或多個參數各自被經過修改以改良該結合網絡。
  15. 如申請專利範圍第9項之方法，其中(i)該等第一軌 線具有一不一致之間隔、一不一致之寬度、或是一不一致之間隔及一不一致之寬度二者，(ii)該等第二軌線具有一不一致之間隔、一不一致之寬度、或是一不一致之間隔及一不一致之寬度二者，(iii)一或多個該等第一軌線並未延伸跨越該積體電路之整個表面，且(iv)一或多個該等第二軌線並未延伸跨越該積體電路之該整個表面。
  16. 一種用以最佳化位於積體電路之中的總體電力分佈網路的方法，包含：(A)使用一電腦來設計一第一導電材料層，其係(i)耦接至一或多個電力供應，並且係(ii)用以形成一網絡之複數第一軌線，其中該等第一軌線(a)供應電力至該積體電路之一核心邏輯之一或多個構件，且(b)對齊該積體電路之一第一軸線；(B)設計一第二導電材料層，其係(i)耦接至該等電力供應，並且係(ii)用以形成該網絡之複數第二軌線，其中該等第二軌線(a)供應該電力至該核心邏輯之該等構件，且(b)對齊該積體電路之一第二軸線；以及(C)修改(i)該等第一軌線、(ii)該等第二軌線、或是(iii)該等第一軌線及該等第二軌線之一組合的一或多個參數，使得該網絡從該積體電路之一周圍，沿著該第一軸線、沿著該第二軸線、或是沿著該第一軸線及該第二軸線二者，到該積體電路之一中心係具有一均勻之電壓梯度，其中(i)該等第一軌線的該等參數包含介於該等第一軌線各自之間的一間隔，且(ii)該等第一軌線各自之間的該間隔朝著該積 體電路之該中心逐漸變大，使得位於最接近該積體電路之該中心的第一軌線具有介於該等第一軌線之間的最大間隔，而最接近該積體電路之該周圍的第一軌線則具有介於該等第一軌線之間的最小間隔。
  17. 如申請專利範圍第16項之方法，其中(i)該等第一軌線的該等參數更包含該等第一軌線各自之一寬度，且(ii)該等第一軌線各自之該寬度隨著該等第一軌線之位置更接近該積體電路之該中心而變細，使得位於最接近該積體電路之該中心的第一軌線具有最細的寬度，而最接近該積體電路之該周圍的第一軌線則具有最粗的寬度。
  18. 如申請專利範圍第16項之方法，其中(i)該等第二軌線的該等參數包含該等第二軌線各自之一寬度，且(ii)該等第二軌線各自之該寬度隨著該等第二軌線之位置更接近該積體電路之該中心而變細，使得位於最接近該積體電路之該中心的第二軌線具有最細的寬度，而最接近該積體電路之該周圍的第二軌線則具有最粗的寬度。
  19. 一種設計工具，包含儲存於一非暫態電腦可讀取儲存媒體上的電腦可執行指令，被組構成致使一電腦執行以下步驟：(A)接收用以定義一第一導電材料層之一或多個參數的使用者輸入，該第一導電材料層係(i)耦接至一或多個電力供應，並且係(ii)用以形成一網絡之複數第一軌線，其中該等第一軌線(a)供應電力至一積體電路之一核心邏輯之一或多個構件，且(b)對齊該積體電路之一第一軸線； (B)接收用以定義一第二導電材料層之一或多個參數的使用者輸入，該第二導電材料層係(i)耦接至該等電力供應，並且係(ii)用以形成該網絡之複數第二軌線，其中該等第二軌線(a)供應該電力至該核心邏輯之該等構件，且(b)對齊該積體電路之一第二軸線；以及(C)根據該使用者輸入修改(i)該等第一軌線、(ii)該等第二軌線、或是(iii)該等第一軌線及該等第二軌線之一組合的該等參數，使得該網絡從該積體電路之一周圍，沿著該第一軸線、沿著該第二軸線、或是沿著該第一軸線及該第二軸線二者，到該積體電路之一中心係具有一均勻之電壓梯度，其中(i)該等第二軌線之該等參數包含該等第二軌線各自之寬度、且(ii)該等第二軌線各自之該寬度隨著該等第二軌線之位置更接近該積體電路之該中心而變細，使得位於最接近該積體電路之該中心的第二軌線具有最細的寬度，而最接近該積體電路之該周圍的第二軌線則具有最粗的寬度。
  20. 如申請專利範圍第19項之設計工具，其中(i)該等第一軌線的該等參數更包含該等第一軌線各自之另一個寬度，且(ii)該等第一軌線各自之該另一個寬度隨著該等第一軌線之位置更接近該積體電路之該中心而變細，使得位於最接近該積體電路之該中心的第一軌線具有最細的寬度，而最接近該積體電路之該周圍的第一軌線則具有最粗的寬度。
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