TWI476922B - 橫向雙擴散金屬氧化物半導體(ldmos)裝置 - Google Patents
橫向雙擴散金屬氧化物半導體(ldmos)裝置 Download PDFInfo
- Publication number
- TWI476922B TWI476922B TW101108861A TW101108861A TWI476922B TW I476922 B TWI476922 B TW I476922B TW 101108861 A TW101108861 A TW 101108861A TW 101108861 A TW101108861 A TW 101108861A TW I476922 B TWI476922 B TW I476922B
- Authority
- TW
- Taiwan
- Prior art keywords
- region
- drift region
- ldmos
- ldmos device
- doped polysilicon
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 239000003990 capacitor Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 8
- 210000000746 body region Anatomy 0.000 claims description 7
- 238000007667 floating Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000779 depleting effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本發明涉及一種半導體裝置,更具體地,涉及一種橫向雙擴散金屬氧化物半導體(lateral double-diffused metal oxide semiconductor,LDMOS)裝置。
隨著半導體技術的發展,高壓橫向雙擴散金屬氧化物半導體(lateral double-diffused metal oxide semiconductor,LDMOS)裝置得到了日益廣泛的應用。
圖1示出了一種現有LDMOS的橫斷面圖。如圖1所示,該LDMOS包括P型基底或者P型外延層11。P型基底或者外延層11內包括高壓N阱12和P型體區13。高壓N阱12內包括N型汲極14。P型體區13內包括N型源極15。在源極15和汲極14之間,且在高壓N阱12和P型體區13之上,具有與源極15以及高壓N阱12鄰接的閘介質層16a和位於閘介質層16a上方的閘極16b。較佳地,在高壓N阱12之上,汲極14和源極15之間,具有分別與汲極14和閘介質層16a鄰接的場氧化物層17。場氧化物層17用於減小電晶體的寄生電容並提高閘極和汲極14之間的擊穿電壓。
在圖1所示LDMOS中,高壓N阱12作為漂移區,將改變LDMOS中電場的分佈,提高LDMOS的擊穿電壓BV。其中,漂移區的長度L和摻雜濃度C是影響LDMOS
擊穿電壓BV的兩個重要因素。漂移區的長度L越長,濃度C越小,則擊穿電壓BV越高。另外,漂移區的長度L和濃度C還影響LDMOS的另一關鍵參數一一汲源導通電阻Rds(on)。漂移區的長度L越長,濃度C越小,則汲源導通電阻Rds(on)越大。然而,對於LDMOS裝置,應當盡可能減小導通電阻Rds(on)。這是因為汲源之間的導通電阻越小,輸出電流則越大,從而可以具有更強的驅動能力。因此,在提高擊穿電壓BV的同時,獲得較小的導通電阻Rds(on)成為了本領域技術人員始終追求的目標。
本發明的目的是提供一種提高擊穿電壓和減小導通電阻的LDMOS裝置。
根據本發明的一方面,提供一種LDMOS裝置,包括第一導電類型的半導體基底;在半導體基底中形成的相互鄰接的第一導電類型的體區和第二導電類型的漂移區;在體區中形成的第二導電類型的源極;在漂移區中形成的第二導電類型的汲極;位於源極和汲極之間並且與源極鄰接的閘介質層;以及位於閘介質層上方的閘極,其中,所述第一導電類型與所述第二導電類型相反,其中,所述LDMOS裝置還包括電容區域,所述電容區域位於所述源極和汲極之間的漂移區中,包括摻雜多晶矽區域以及將多晶矽區域與漂移區隔開的氧化物層。
在LDMOS裝置工作時,電容區域在漂移區中形成了額外的耗盡層。因此,和現有技術中的LDMOS相比,根據本發明實施例的新型LDMOS的漂移區更易在較低的汲極電壓下被完全耗盡。本發明的LDMOS允許顯著提高漂移區的摻雜濃度,在保持高擊穿電壓的同時減小了導通電阻。
以下將參照附圖更詳細地描述本發明。在各個附圖中,相同的元件採用類似的附圖標記來表示。為了清楚起見,附圖中的各個部分沒有按比例繪製。
下面詳細說明本發明實施例的新型LDMOS裝置。在接下來的說明中,一些具體的細節,例如實施例中的具體摻雜類型,都用於對本發明的實施例提供更好的理解。本技術領域的技術人員可以理解,即使在缺少一些細節或者其他方法、材料等結合的情況下,本發明的實施例也可以被實現。
圖2示出依據本發明第一實施例的新型LDMOS的橫斷面圖。如圖2所示,根據本發明實施例的新型LDMOS裝置在現有LDMOS裝置(見圖1)中引入電容區域18。該電容區域18位於漂移區12的頂部,包括厚氧化物層181和位於厚氧化物層181上方的摻雜多晶矽區域182,該厚氧化物層181將摻雜多晶矽區域182與漂移區12之間隔開。此處,摻雜多晶矽區域182、漂移區12和厚氧化
物層181構成電容器,摻雜多晶矽區域182和漂移區12是該電容器的極板,而厚氧化物層181是該電容器的電介質。
在工作中,通過在摻雜多晶矽區域182頂部形成的電接觸(未示出),將摻雜多晶矽區域182偏置於預定電位(例如接地),或者將摻雜多晶矽區域182浮置。由於摻雜多晶矽區域182與漂移區12之間的電容耦合,將改變漂移區12內的電場分佈。因此,和現有技術中的LDMOS相比,根據本發明實施例的新型LDMOS的漂移區更易在較低的汲極電壓下被完全耗盡。
具體來說,對於相同的漂移區長度L,在相同的汲源電壓下,根據本發明實施例的新型LDMOS能夠顯著提高漂移區的摻雜濃度C而不會導致LDMOS被擊穿。由於LDMOS的導通電阻Rds(on)和漂移區的摻雜濃度C有關,濃度C越高,導通電阻Rds(on)越小,因而,根據本發明實施例的新型LDMOS的導通電阻Rds(on)顯著減小了。
另一方面,對於同樣摻雜濃度C的LDMOS,根據本發明實施例的LDMOS的漂移區的長度L能夠做得更長,因而可以獲得更高的擊穿電壓BV。
可見,根據本發明實施例的新型LDMOS使得其擊穿電壓和導通電阻特性得到了提高,解決了現有技術中需要犧牲擊穿電壓和導通電阻之一以提高另一參數特性的問題。
圖3(a)~3(e)示出了根據本發明第一實施例的製作圖2所示新型LDMOS的流程圖。
步驟一:如圖3(a)所示,在P型基底/P型外延層11內通過離子注入和熱推進形成深的輕摻雜N型漂移區12。
步驟二:如圖3(b)所示,在漂移區12上通過生長或者澱積形成場氧化物層17,並通過矽刻蝕在漂移區12內形成電容區域18。
步驟三:如圖3(c)所示,在電容區域18通過生長或者澱積形成厚氧化物層181。
步驟四:如圖3(d)所示,在厚氧化物層181上通過多晶矽澱積和刻蝕形成多晶矽區域182;同時,在漂移區12、場氧化物層17以及P型基底/P型外延層11之上形成LDMOS的與源極15以及高壓N阱12鄰接的閘介質層16a和位於閘介質層16a上方的閘極16b。
步驟五:如圖3(e)所示,通過離子注入和熱推進形成LDMOS的P型體區13,汲區14,源區15以及導電溝道。
圖3(a)~3(e)示出了根據本發明第一實施例的製作圖2所示新型LDMOS的流程圖。然而,本領域技術人員應當理解,圖2所示新型LDMOS裝置並不限於圖3所示製程或者流程,也可通過其他製程或流程實現。
圖4示出依據本發明第二實施例的新型LDMOS的橫斷面圖。為了簡明,對於圖4所示的依據本發明第二實施
例的新型LDMOS與圖2所示的依據本發明第一實施例的新型LDMOS的相同之處不進行詳細描述。第二實施例的新型LDMOS與第一實施例的新型LDMOS區別之處在於電容區域18位於場氧化物層17的下方,並掩埋在漂移區12中。電容區域18包括厚氧化物層181和由厚氧化物層181包圍的摻雜多晶矽區域182,該厚氧化物層181將摻雜多晶矽區域182與漂移區12之間隔開。此處,摻雜多晶矽區域182、漂移區12和厚氧化物層181構成電容器,摻雜多晶矽區域182和漂移區12是該電容器的極板,而厚氧化物層181是該電容器的電介質。在某些實施例中,LDMOS可以不包括場氧化物層17,電容區域位於漂移區12中。
在工作中,通過導電通道(vias)提供與摻雜多晶矽區域182之間的電接觸(未示出),將摻雜多晶矽區域182偏置於預定電位(例如接地),或者將摻雜多晶矽區域182浮置。由於摻雜多晶矽區域182與漂移區12之間的電容耦合,在漂移區12與摻雜多晶矽區域182之間形成了額外的耗盡層。該額外的耗盡層向下延伸到漂移區12與P型基底/P型外延層11之間形成的PN接面,並且向上延伸到漂移區12的頂部。因此,和現有技術中的LDMOS相比,根據本發明實施例的新型LDMOS的漂移區更易在較低的汲極電壓下被完全耗盡。
可以優化漂移區12的長度L及其厚度,使得在工作中上述額外的耗盡層可以分佈在漂移區12的整個厚度上
,以達到完全耗盡漂移區的作用。掩埋的電容區域18在工作中可以提供向上延伸和向下延伸的耗盡區,允許進一步提高漂移區的摻雜濃度C而不會導致LDMOS被擊穿,從而進一步減小汲源導通電阻Rds(on)。
圖5示出依據本發明第三實施例的新型LDMOS的橫斷面圖。為了簡明,對於圖5所示的依據本發明第三實施例的新型LDMOS與圖4所示的依據本發明第二實施例的新型LDMOS的相同之處不進行詳細描述。第三實施例的新型LDMOS與第二實施例的新型LDMOS區別之處在於該LDMOS包括位於場氧化物層17的下方並掩埋在漂移區12中的多個電容區域18。每一個電容區域18包括厚氧化物層181和由厚氧化物層181包圍的摻雜多晶矽區域182,該厚氧化物層181將摻雜多晶矽區域182與漂移區12之間隔開。此處,摻雜多晶矽區域182、漂移區12和厚氧化物層181構成電容器,摻雜多晶矽區域182和漂移區12是該電容器的極板,而厚氧化物層181是該電容器的電介質。
在工作中,通過導電通道(vias)提供與摻雜多晶矽區域182之間的電接觸(未示出),將摻雜多晶矽區域182偏置於預定電位(例如接地),或者將摻雜多晶矽區域182浮置。由於摻雜多晶矽區域182與漂移區12之間的電容耦合,上述多個電容區域18在漂移區12與摻雜多晶矽區域182之間形成了多個額外的耗盡層。該多個額外的耗盡層相互疊加,向下延伸到漂移區12與P型基底/P
型外延層11之間形成的PN接面,並且向上延伸到漂移區12的頂部。因此,和現有技術中的LDMOS相比,根據本發明實施例的新型LDMOS的漂移區更易在較低的汲極電壓下被完全耗盡。
可以優化漂移區12的長度L及其厚度,使得在工作中上述額外的耗盡層可以分佈在漂移區12的整個厚度上,以達到完全耗盡漂移區的作用。多個掩埋的電容區域18在工作中可以提供向上延伸和向下延伸並且相互疊加的多個耗盡區,允許進一步提高漂移區的摻雜濃度C而不會導致LDMOS被擊穿,從而進一步減小汲源導通電阻Rds(on)。
上述本發明的說明書和實施方式僅僅以示例性的方式對本發明實施例的LDMOS裝置及其製作方法進行了說明,並不用於限定本發明的範圍。對於公開的實施例進行變化和修改都是可能的,其他可行的選擇性實施例和對實施例中元件的等同變化可以被本技術領域的普通技術人員所瞭解。本發明所公開的實施例的其他變化和修改並不超出本發明的精神和保護範圍。
11‧‧‧P型基底/P型外延層
12‧‧‧高壓N阱
13‧‧‧P型體區
14‧‧‧汲區
15‧‧‧源區
16a‧‧‧閘介質層
16b‧‧‧閘極
17‧‧‧場氧化物層
18‧‧‧電容區域
181‧‧‧厚氧化物層
182‧‧‧摻雜多晶矽區域
圖1示出了一種現有LDMOS的橫斷面圖。
圖2示出了根據本發明第一實施例的新穎LDMOS的橫斷面圖。
圖3(a)~3(e)示出了根據本發明第一實施例的製
作圖2所示LDMOS的製程流程圖。
圖4示出了根據本發明第二實施例的新型LDMOS的橫斷面圖。
圖5示出了根據本發明第三實施例的新型LDMOS的橫斷面圖。
11‧‧‧P型基底/P型外延層
12‧‧‧高壓N阱
13‧‧‧P型體區
14‧‧‧汲區
15‧‧‧源區
16a‧‧‧閘介質層
16b‧‧‧閘極
17‧‧‧場氧化物層
18‧‧‧電容區域
181‧‧‧厚氧化物層
182‧‧‧摻雜多晶矽區域
Claims (6)
- 一種LDMOS裝置,包括第一導電類型的半導體基底;在半導體基底中形成的相互鄰接的第一導電類型的體區和第二導電類型的漂移區;在體區中形成的第二導電類型的源極;在漂移區中形成的第二導電類型的汲極;位於源極和汲極之間並且與源極和漂移區鄰接的閘介質層;以及位於閘介質層上方的閘極,其中,該第一導電類型與該第二導電類型相反,其特徵在於,該LDMOS裝置還包括電容區域,該電容區域位於該源極和汲極之間的漂移區中,包括摻雜多晶矽區域以及將摻雜多晶矽區域與漂移區隔開的氧化物層,以及該電容區域掩埋在漂移區內部。
- 如申請專利範圍第1項所述的LDMOS裝置,其中,該電容區域包括兩個或更多個沿著漂移區的厚度方向設置的電容區域。
- 如申請專利範圍第1或2項所述的LDMOS裝置,其中,在LDMOS裝置工作時,該摻雜多晶矽區域偏置於預定電位。
- 如申請專利範圍第3項所述的LDMOS裝置,其中,在LDMOS裝置工作時,該摻雜多晶矽區域接地。
- 如申請專利範圍第1或2項所述的LDMOS裝置,其中,在LDMOS裝置工作時,該摻雜多晶矽區域浮置。
- 如申請專利範圍第1項所述的LDMOS裝置,其中,該LDMOS裝置還包括場氧化物層,該場氧化物層位 於該源極和汲極之間,並且分別與汲極和閘介質層鄰接。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110077379.2A CN102169903B (zh) | 2011-03-22 | 2011-03-22 | Ldmos器件 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201244102A TW201244102A (en) | 2012-11-01 |
TWI476922B true TWI476922B (zh) | 2015-03-11 |
Family
ID=44490985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101108861A TWI476922B (zh) | 2011-03-22 | 2012-03-15 | 橫向雙擴散金屬氧化物半導體(ldmos)裝置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20120241862A1 (zh) |
CN (1) | CN102169903B (zh) |
TW (1) | TWI476922B (zh) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102983162A (zh) * | 2011-09-05 | 2013-03-20 | 旺宏电子股份有限公司 | 半导体装置及其制造方法 |
CN103066109B (zh) * | 2011-10-18 | 2015-09-30 | 旺宏电子股份有限公司 | 半导体结构及其形成方法 |
CN103187443B (zh) * | 2011-12-30 | 2016-06-01 | 无锡华润上华半导体有限公司 | 横向双扩散金属氧化物半导体场效应晶体管 |
US8853022B2 (en) | 2012-01-17 | 2014-10-07 | Globalfoundries Singapore Pte. Ltd. | High voltage device |
US8822291B2 (en) * | 2012-01-17 | 2014-09-02 | Globalfoundries Singapore Pte. Ltd. | High voltage device |
CN103296082B (zh) * | 2012-02-27 | 2015-12-09 | 无锡华润上华半导体有限公司 | 金属氧化层半导体场效应晶体管 |
US8772867B2 (en) | 2012-12-03 | 2014-07-08 | Monolithic Power Systems, Inc. | High voltage high side DMOS and the method for forming thereof |
US9159795B2 (en) | 2013-06-28 | 2015-10-13 | Monolithic Power Systems, Inc. | High side DMOS and the method for forming thereof |
TWI511296B (zh) * | 2013-10-31 | 2015-12-01 | Vanguard Int Semiconduct Corp | 橫向雙擴散金氧半導體裝置及其製造方法 |
CN104659031B (zh) * | 2013-11-20 | 2018-02-06 | 上海华虹宏力半导体制造有限公司 | Rfldmos工艺中不同电容密度的mos电容集成结构及制造方法 |
CN104701366A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法 |
CN103904123A (zh) * | 2014-04-10 | 2014-07-02 | 无锡友达电子有限公司 | 一种有效减小导通电阻的薄栅氧n型ldmos结构 |
CN106158933B (zh) * | 2015-04-09 | 2018-12-04 | 中国科学院上海微***与信息技术研究所 | SiC-LDMOS功率器件及其制备方法 |
US9853099B1 (en) * | 2016-09-22 | 2017-12-26 | Richtek Technology Corporation | Double diffused metal oxide semiconductor device and manufacturing method thereof |
CN107546274B (zh) * | 2017-08-22 | 2020-01-17 | 电子科技大学 | 一种具有阶梯型沟槽的ldmos器件 |
CN107564965B (zh) * | 2017-08-22 | 2020-03-31 | 电子科技大学 | 一种横向双扩散mos器件 |
CN110767548B (zh) * | 2018-07-25 | 2024-03-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN110473910A (zh) * | 2019-08-29 | 2019-11-19 | 电子科技大学 | 低栅电荷的横向双扩散场效应管 |
US11410998B2 (en) * | 2020-02-20 | 2022-08-09 | Globalfoundries U.S. Inc. | LDMOS finFET structure with buried insulator layer and method for forming same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200529430A (en) * | 2004-02-24 | 2005-09-01 | System General Corp | LDMOS transistor and the manufacture process |
CN100399581C (zh) * | 2006-01-19 | 2008-07-02 | 电子科技大学 | 射频dmos功率器件 |
JP2008182106A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | 半導体装置 |
US20080261358A1 (en) * | 2005-02-07 | 2008-10-23 | Nxp B.V. | Manufacture of Lateral Semiconductor Devices |
US20090283825A1 (en) * | 2008-05-16 | 2009-11-19 | Asahi Kasei Mircrodevices Corporation | High speed orthogonal gate edmos device and fabrication |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6489203B2 (en) * | 2001-05-07 | 2002-12-03 | Institute Of Microelectronics | Stacked LDD high frequency LDMOSFET |
CN100438032C (zh) * | 2006-02-22 | 2008-11-26 | 崇贸科技股份有限公司 | 具有辐射结构和隔离效果的高电压和低导通电阻晶体管 |
CN101877315B (zh) * | 2009-04-29 | 2011-09-28 | 上海华虹Nec电子有限公司 | 提高ldmos器件的崩溃电压的方法 |
-
2011
- 2011-03-22 CN CN201110077379.2A patent/CN102169903B/zh active Active
-
2012
- 2012-03-15 TW TW101108861A patent/TWI476922B/zh active
- 2012-03-22 US US13/427,658 patent/US20120241862A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200529430A (en) * | 2004-02-24 | 2005-09-01 | System General Corp | LDMOS transistor and the manufacture process |
US20080261358A1 (en) * | 2005-02-07 | 2008-10-23 | Nxp B.V. | Manufacture of Lateral Semiconductor Devices |
CN100399581C (zh) * | 2006-01-19 | 2008-07-02 | 电子科技大学 | 射频dmos功率器件 |
JP2008182106A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | 半導体装置 |
US20090283825A1 (en) * | 2008-05-16 | 2009-11-19 | Asahi Kasei Mircrodevices Corporation | High speed orthogonal gate edmos device and fabrication |
Non-Patent Citations (1)
Title |
---|
王小松、李澤宏、王一鳴、張波及李肇基,n埋層PSOI結構射頻功率LDMOS的輸出特性,半導體學報,第27卷第7期,2006年7月 * |
Also Published As
Publication number | Publication date |
---|---|
CN102169903A (zh) | 2011-08-31 |
US20120241862A1 (en) | 2012-09-27 |
TW201244102A (en) | 2012-11-01 |
CN102169903B (zh) | 2013-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI476922B (zh) | 橫向雙擴散金屬氧化物半導體(ldmos)裝置 | |
KR102177431B1 (ko) | 반도체 소자 | |
US7535057B2 (en) | DMOS transistor with a poly-filled deep trench for improved performance | |
US8759912B2 (en) | High-voltage transistor device | |
US8652930B2 (en) | Semiconductor device with self-biased isolation | |
US8772871B2 (en) | Partially depleted dielectric resurf LDMOS | |
US8174070B2 (en) | Dual channel trench LDMOS transistors and BCD process with deep trench isolation | |
TWI501399B (zh) | 橫向電晶體及其製造方法 | |
US8704304B1 (en) | Semiconductor structure | |
JP5280056B2 (ja) | Mos電界効果トランジスタ | |
JP5887233B2 (ja) | 半導体装置およびその製造方法 | |
KR101864889B1 (ko) | 수평형 디모스 트랜지스터 및 그 제조방법 | |
US8704300B1 (en) | Semiconductor device and fabricating method thereof | |
US20160300946A1 (en) | Lateral mosfet with buried drain extension layer | |
CN104518034B (zh) | Jfet器件及其制造方法 | |
US8482066B2 (en) | Semiconductor device | |
JP6618615B2 (ja) | 横方向拡散金属酸化物半導体電界効果トランジスタ | |
US8921933B2 (en) | Semiconductor structure and method for operating the same | |
KR20160108835A (ko) | 반도체 장치 | |
US8723256B1 (en) | Semiconductor device and fabricating method thereof | |
KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
TWI447912B (zh) | 半導體裝置及其製造方法 | |
TW201601310A (zh) | 半導體裝置 | |
US9105721B2 (en) | Semiconductor device and manufacturing method thereof | |
US8530942B2 (en) | Semiconductor device and method of fabricating the same |