TWI475864B - Electronic device - Google Patents

Electronic device Download PDF

Info

Publication number
TWI475864B
TWI475864B TW101143449A TW101143449A TWI475864B TW I475864 B TWI475864 B TW I475864B TW 101143449 A TW101143449 A TW 101143449A TW 101143449 A TW101143449 A TW 101143449A TW I475864 B TWI475864 B TW I475864B
Authority
TW
Taiwan
Prior art keywords
transmission rate
serial transmission
circuit
value
electronic device
Prior art date
Application number
TW101143449A
Other languages
English (en)
Other versions
TW201336283A (zh
Inventor
Ayumi Hiromatsu
Masahiro Katayama
Takanaga Yamazaki
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Publication of TW201336283A publication Critical patent/TW201336283A/zh
Application granted granted Critical
Publication of TWI475864B publication Critical patent/TWI475864B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0262—Arrangements for detecting the data rate of an incoming signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)
  • Communication Control (AREA)

Description

電子裝置
本發明係關於電子裝置，特別是關於在具備可以設定串列傳輸速率(Baud Rate)之序列通信電路的電子裝置中，可以被利用之有效技術。
例如於專利文獻1揭示，事先設置表示資料之串列傳輸速率(例如76kbps)的指令(例如8’h8C)，使用對應於該指令的串列傳輸速率於送受信間進行資料通信的方法。送信側欲將串列傳輸速率設為76kbps時係送出序列資料8’h8C，受信側則對其進行解碼及解讀．辨識而將自身之串列傳輸速率設為76kbps。
又，於專利文獻2揭示，對序列通信中之同步場(Synchronization Field)之異常波形進行檢測的串列傳輸速率錯誤檢測電路。首先，該電路係響應於序列資料中之邊緣而產生邊緣檢測信號，依據邊緣檢測信號對開始位元之位元寬度進行計測，產生所計測的位元寬度之表示用的期待值。接著依序計測開始位元以後的邊緣間之寬度，在和期待值間之誤差超出容許範圍時視為異常。
[先行技術文獻]
[專利文獻]
[專利文獻1]特開平11-272571號公報
[專利文獻2]特開2011-35473號公報
例如作為具備MCU(Micro Control Unit)等半導體積體電路裝置(IC晶片)的組裝裝置(電子裝置)之除錯方式，習知有利用設於IC晶片內的JTAG(Joint Test Action Group)介面等的方式。使用該方式時，可以經由例如TCK，TDI，TDO，TMS等具有複數個外部端子的JTAG介面由外部之檢査裝置進行IC晶片內之處理器等之存取，可以適當進行處理器等內部狀態之確認之同時，進行程式除錯等。但是，使用JTAG介面時，需要複數個外部端子，IC晶片(以及電子裝置)之電路面積(成本)有可能增大。因此，期待著使UART(Universal Asynchronous Receiver Transmitter)等為代表的序列通信電路經由半雙工方式(HALF DUPLEX)之1條通信線來實現此種除錯機能。
UART係以非同步進行序列通信的方式，需要事先於IC晶片(被檢査裝置)側與檢査裝置側設定串列傳輸速率後進行通信。亦即，檢査裝置與被檢査裝置係分別具備獨立的基準時脈產生電路，單純的連接狀態下係以互為不同頻率等的時脈進行動作，並非處於可以辨識互相之時脈頻率的狀態。於此，例如專利文獻1般可以考慮使用表示串列傳輸速率的共通指令，於檢査裝置與被檢査裝置之間設定同一串列傳輸速率的方式。但是，該方式需要受信側與送信側之基準時脈均呈安定，而且，事先判明互相之基準時 脈頻率。互相之基準時脈頻率無法判斷時，有可能無法正確進行最初之串列傳輸速率設定用指令之送受信。
為防止此一事態，可以考慮事先於序列資料內設置同步場，於受信側藉由計測由送信側送出的同步場之脈寬而自動調整串列傳輸速率的方式。於專利文獻2揭示，於同步場內存在異常波形時對其進行檢測的電路。該電路係藉由開始位元測定成為基準的串列傳輸速率，以其作為期待值而判斷開始位元之後依序計測的邊緣間隔(脈寬)之良否，而檢測出異常波形。但是，不藉由資料位元，而欲藉由開始位元來調整串列傳輸速率時，例如在序列資料之上升/下降之邊緣斜度不同時，開始位元以後之邊緣間寬度係和開始位元不同，而導致串列傳輸速率之調整精確度之降低。
又，於專利文獻2係使用LIN(Local Interconnect Network)等之序列通信協定。於LIN協定，1個訊框(frame)係由表頭(header)與回應(response)構成，於該表頭內包含前述同步場(8’h55之資料)。此情況下，係於每次傳送訊框時進行藉由同步場之串列傳輸速率調整，但是例如上述說明在IC晶片與檢査裝置之間的除錯用通信過程，每一次進行上述說明之串列傳輸速率調整將導致通信效率降低。
例如於IC晶片內搭載以石英振盪電路為代表的高精確度基準時脈產生電路時，藉由進行一次串列傳輸速率調整，可以較長時間維持送受信間之頻率設定誤差於較小狀態，可實現通信效率之改善。但是，欲降低除錯成本等 時，不使用需要石英振動子等之外加元件的石英振盪電路等，而使用IC晶片內建之比較低精確度的基準時脈產生電路來實現除錯機能乃被期待者。但是，此情況下，送受信間之頻率設定誤差會漸漸擴大，不進行串列傳輸速率之再調整會有可能無法維持正常通信狀態。如上述說明，通信效率之提升與串列傳輸速率調整之高精確度化存在著取捨之關係，因此將該平衡納入考慮的序列通信方式之實現乃被期待者。
[發明所欲解決的課題]
本發明有鑑於上述問題目的之一在於，在具備序列通信電路的電子裝置中，實現高精確度的串列傳輸速率調整。本發明之上述及其他之目的以及新規特徵可由本說明書之記述及附加圖面來理解。
本願揭示之課題之解決手段之代表者之概要可以簡單說明如下。
本發明之一實施形態之電子裝置，係和具有通信機能的其他裝置進行序列通信者。該電子裝置，係具備以下構成：序列介面電路，其包含串列傳輸速率調整電路，用於和上述其他裝置進行序列通信；及用於產生內部時脈信號的時脈產生電路；在連接於上述其他裝置之狀態下受信來自上述其他裝置之序列信號而構成。序列信號係由：1位 元之開始位元，接續其的複數位元之資料位元，及接續其的1位元之停止位元構成。串列傳輸速率調整電路，係藉由內部時脈信號之計數動作針對所受信的序列信號之各位元之時間寬度進行測定，算出其平均值之同時，檢測出其中之最大值及最小值。另外，串列傳輸速率調整電路，係依據該平均值對最大容許值及最小容許值進行運算，判斷該最大值與最小值是否位於該最大容許值與最小容許值之範圍內。在範圍內時，串列傳輸速率調整電路係將上述平均值對應的串列傳輸速率予以設定，該電子裝置，係在該設定的串列傳輸速率下執行和其他裝置間之序列通信。
依據上述之一實施形態，於具備序列通信電路的電子裝置中，可以實現高精確度的串列傳輸速率調整。
以下實施形態中方便上或必要時分割為多數段落(section)或實施形態加以說明，但除特別明示以外，彼等並非無關係，而是一方具有另一方之一部分或全部之變形例、詳細、補充說明等之關係。又，以下說明之實施形態中，言及要素之數等(包含個數、數值、量、範圍等)時，除特別明示以及原理上明確限定為特定數以外，並非限定於該特定數，而是可為特定數以上或以下。
又，以下說明之實施形態中，其構成要素(包含要素 步驟等)時，除特別明示以及原理上明確為必須以外，並非一定必要。同樣，以下說明之實施形態中，言及構成要素等之形狀、位置關係等時，除特別明示以及原理上明確為非如此不可以外，實質上包含和其之形狀近似或類似者。此一情況，關於上述數值及範圍亦同樣。
又，構成實施形態之各機能區塊的電路元件，雖未特別限定，可藉由習知之CMOS(互補型MOS電晶體)等之積體電路技術，形成於單結晶矽之半導體基板上。又，實施形態中，MISFET(Metal Insulator Semiconductor Field Effect Transistor)之一例雖使用MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(略稱為MOS電晶體)，但閘極絕緣膜並非將非氧化膜予以除外。
以下，參照圖面說明本發明之實施形態。又，於說明實施形態之全圖，同一之構件原則上附加同一之符號，並省略重複說明。
《半導體積體電路裝置之全體構成》
圖1係表示於本發明之一實施形態之電子裝置，其所包含的半導體積體電路裝置之構成例的方塊圖。圖1所示半導體積體電路裝置DEV1，並未特別限定，例如可為由一個半導體晶片(IC晶片)構成的MCU(Micro Control Unit)等。DEV1，並未特別限定，例如可被使用於在印刷配線基板上將複數個元件予以安裝的組裝裝置(電子裝置)之一元件等。圖1之DEV1係具備：處理器單元CPU，快閃記 憶體FMEM，快閃控制器FCON，類比電路區塊ANLG_BK，數位電路區塊DGTL_BK，單晶片除錯用控制區塊OCDBK，時脈控制電路區塊CLKCTL，重置控制電路RSTCTL，模式控制電路MDCTL。CPU、FCON、ANLG_BK、DGTL_BK、OCDBK及CLKCTL係藉由內部匯流排BS互相連接。
快閃控制器FCON，係對經由內部匯流排BS進行的快閃記憶體FMEM之存取(讀出存取/寫入存取)適當地進行控制。於FMEM係儲存著例如特定程式或伴隨其的各種資料等。處理器單元CPU，例如係經由FCON而由FMEM讀出特定程式等，對應於該程式等執行特定運算處理等。類比電路區塊ANLG_BK，係包含各種類比電路，代表性有包含類比．數位轉換電路或數位．類比轉換電路或各種感測器電路等。數位電路區塊DGTL_BK，係包含各種數位電路，代表性有包含計時器電路或直接記憶體存取控制器或各種外部序列通信控制電路等。又，DGTL_BK亦包含CPU之程式執行時等工件用之RAM(Random Access Memory)等。
時脈控制電路區塊CLKCTL，係具備：振盪電路OSC，自激振盪電路IRC，相位同步電路PLL等。OSC，例如為石英振盪電路等，係依據連接於外部端子PN_XTAL的石英振動子(未圖示)等，產生具有特定振盪頻率的基準時脈信號。自激振盪電路IRC，代表者有由複數段之反相器電路構成的環狀振盪器電路等，係藉由DEV1之電源投入，無須外部元件而產生基準時脈信號的電路。IRC，不限定於 環狀振盪器電路，例如可為利用內部電阻及內部容量產生基準時脈信號的CR振盪電路等。PLL，係依據OSC或IRC產生的基準時脈信號，產生其之倍增(代表性為整數倍，亦有包含小數點之倍率)之內部時脈信號。該內部時脈信號，係被適當供給至OCDBK，CPU，FCON，ANLG_BK，DGTL_BK。
模式控制電路MDCTL，係對應於由外部端子PN_MD輸入的模式切換信號DEV1對全體之動作模式進行切換。例如DEV1，係具備通常動作模式及除錯動作模式。於通常動作模式，DEV1係依據使用者設定的FMEM內之程式等，使用各種內部電路來實現所要之機能。另外，除錯動作模式，係於對該通常動作模式使用的FMEM內之程式本身進行開發(除錯)等時被使用，DEV1，係將單晶片除錯用控制區塊OCDBK設為有效化，或，將DEV1之各種內部電路設為除錯可能之狀態。
單晶片除錯用控制區塊OCDBK，係具備經由除錯用之外部端子PN_DBG進行DEV1之除錯必要的各種機能。詳細如後述，OCDBK，係具備例如由PN_DBG進行CPU之內部暫存器之存取機能之一部分，或由PN_DBG對FMEM進行存取機能之一部分等。重置控制電路RSTCTL，係對應於來自外部端子PN_RST之重置信號進行DEV1內之各種內部電路之重置。又，RSTCTL，係具備例如電源投入重置(power-on reset)電路，對DEV1之電源投入進行檢測而進行DEV1內之各種內部電路之重置。
《序列通信系統(除錯系統)之主要部之構成》
圖2係表示包含圖1之半導體積體電路裝置的序列通信系統(除錯系統)之主要部之構成例的方塊圖。圖2係表示圖1之半導體積體電路裝置DEV1之除錯相關的部分之構成例，及該除錯所使用的外部檢査裝置EQTST。EQTST之測試用外部端子PN_TST及DEV1之除錯用外部端子PN_DBG，係藉由1條序列配線WR_DBG連接，EQTST與DEV1，WR_DBG半雙工雙向序列通信。WR_DBG，於此，提升(pull-up)電阻Rup進行電源電壓VCC之提升。
EQTST，並未特別限定，例如為個人電腦等，係具備：於外部端子PN_TST與接地電源電壓GND之間經由源極．汲極路徑予以結合的NMOS電晶體(開放汲極輸出緩衝器電路)MNe，及以PN_TST為輸入的輸入緩衝器電路IBFe。EQTST，係和時脈信號CLKe同步經由PN_TST進行送受信動作。例如進行‘H(高)’位準送信時係將MNe之閘極驅動為非導通(off)位準，進行‘L(低)’位準送信時係將MNe之閘極驅動為導通(on)位準，受信動作時係經由IBFe取入PN_TST之邏輯位準。
半導體積體電路裝置DEV1，係如圖1所示，具備單晶片除錯用控制區塊OCDBK，處理器單元CPU，快閃控制器FCON，快閃記憶體FMEM，自激振盪電路IRC，及重置控制電路RSTCTL。IRC，例如係經由圖1所示相位同步電路PLL產生內部時脈信號CLKd，RSTCTL係產生 內部重置信號RSTd_N。CPU，係具備依據JTAG(Joint Test Action Group)規格實現對CPU之各內部暫存器等之存取的JTAG介面電路JTAGIF。
OCDBK，係具備NMOS電晶體(開放汲極輸出緩衝器電路)MNd，輸入緩衝器電路IBFd，序列介面電路SIF，及單晶片除錯電路OCD。和EQTST同樣，MNd，其之源極．汲極路徑係被結合於外部端子PN_DBG與GND之間，並對應於送信序列資料DBGO_N而使閘極被驅動。又，IBFd，於受信動作時係將PN_DBG之資料予以取入，將受信序列資料DBGI輸出。序列介面電路SIF，係具備串列傳輸速率調整電路BRCTL，序列．並列轉換電路SPC，及並列．序列轉換電路PSC。
序列．並列轉換電路SPC，於受信動作時，係將前述之受信序列資料DBGI轉換為受信並列資料DBGPI。並列．序列轉換電路PSC，於送信動作時，係將送信並列資料DBGPO轉換為前述之送信序列資料DBGO_N。串列傳輸速率調整電路BRCTL，係由受信序列資料DBGI檢測出串列傳輸速率，依據該檢測結果將SPC及PSC之動作時序予以設定。詳細如後述，該動作時序係藉由內部時脈信號CLKd之合計數數予以設定。單晶片除錯電路OCD，係對應於受信並列資料DBGPI之值(指令)進行除錯用內部狀態之變更。詳如後述說明，除錯用內部狀態之中，係包含等待(idle)狀態，JTAG存取狀態，快閃(flash)存取狀態。
圖3係表示圖2之單晶片除錯用控制區塊進行辨識 的指令之一例的說明圖。圖3之各指令之詳細內容於以後依序說明，於此僅說明其概要。單晶片除錯用控制區塊OCDBK，當以8位元之16進位(Hexadecimal Number,Hex)(8’h)而受信指令「8’h55」時，或接續於指令「8’h65」而受信指令「8’h55」作為受信序列資料DBGI時，係使用串列傳輸速率調整電路BRCTL進行串列傳輸速率調整。前者係使用於串列傳輸速率之微調整時，後者係使用於串列傳輸速率之較大變更時。
OCDBK，當作為DBGI而受信指令「8’hEA」或指令「8’h6A」時，係經由單晶片除錯電路OCD而遷移至快閃存取狀態。OCD，當藉由指令「8’h6A」而遷移至快閃存取狀態時，係將之後被輸入的來自序列介面電路SIF之特定次數分之受信並列資料DBGPI，經由快閃控制器FCON而寫入FMEM。另外，當藉由指令「8’hEA」而遷移至快閃存取狀態時，係經由FCON而由FMEM進行特定次數分之資料讀出，以該各並列資料作為DBGPO而傳送至SIF。
OCDBK，當作為DBGI而以8位元之2進位(Binary；bin)(8’b)受信指令「8’bxxxxxx00」(x：Don’t care(不理會)時，係經由OCD而遷移至JTAG存取狀態。OCD，於JTAG存取狀態下，係針對來自序列介面電路SIF之DBGPI，進行協定轉換使成為對應於JTAG規格之格式，將該轉換後之信號傳送至CPU之JTAGIF。於此，係對JTAGIF傳送至8位元分之資料。又，OCD，係將伴隨此 而由JTAGIF依序被送出的資料(於此為8位元分)予以收集，以其作為DBGPO而傳送至SIF。OCDBK，當受信指令「8’hFF」而作為DBGI時，係產生重置信號。又，圖3所示指令分配，雖詳如後述說明，其特徵點在於可以藉由下位2位元進行動作之概略之判斷。
如上述說明，藉由使用圖2之除錯系統，可由外部檢査裝置EQTST經由序列配線WR_DBG對半導體積體電路裝置DEV1內之CPU之各內部暫存器或快閃記憶體FMEM等進行存取。如此則，例如可對CPU之各內部暫存器等之狀態進行確認之同時，實現FMEM內儲存的程式之除錯等。此時，係藉由1個端子(PN_DBG)進行除錯的方式，因此例如和藉由JTAG介面持有的複數個端子進行除錯的方式等比較，包含DEV1之小型化，低成本化等在內，可實現除錯成本之減低等。
又，係使用無須外部之石英振動子等之來自自激振盪電路IRC之內部時脈信號CLKd而於EQTST與DEV1之間進行除錯用之通信的方式，如此則可以實現除錯成本之減低等。但是，以環狀振盪器等為代表的IRC，考慮到製造誤差或溫度．電壓誤差等時，於各半導體晶片間有可能存在例如±10%程度之誤差。因此，欲於EQTST與DEV1之間進行確實之通信，在除錯期間，在EQTST與DEV1之間，須採取使動作時序之誤差收斂於某一程度範圍內之狀態而予以維持的對策。其之一，係如專利文獻2所示，可考慮於各訊框設置同步場的方式，但此情況下，基於存在 於各訊框的同步場而有可能導致通信效率之降低。因此，產生本實施形態之方式乃有益者。
《序列通信資料之格式》
圖4係表示於圖2之序列通信系統(除錯系統)中，該序列通信資料之格式之一例的說明圖。如圖4所示，於外部檢査裝置EQTST與半導體積體電路裝置DEV1之間之序列配線WR_DBG，係被傳送有開始位元(1位元)STR，停止位元(1位元)STP，以及以其間之資料位元(8位元)DAT之合計10位元為單位(1場)的序列通信資料。開始位元STR為‘L(低)’位準，停止位元STP為‘H(高)’位準，均持有1位元分之期間。又，DAT係由最下位位元(LSB)起至最上位位元(MSB)依序被傳送。
《串列傳輸速率調整電路之詳細構成》
圖5係表示於圖2之半導體積體電路裝置中，該串列傳輸速率調整電路之詳細構成例的方塊圖。圖5之串列傳輸速率調整電路BRCTL，係具備時脈計數器CKCUNT，位元計數器BITCUNT，及下降邊緣計數器FEGCUNT。CKCUNT、BITCUNT、FEGCUNT，係對應於圖4所示的受信序列資料DBGI之各場(field)而進行計數動作，場有變化時則進行計數器值之重置。又，各場之檢測，係藉由對開始位元STR及停止位元STP進行檢測的未圖示電路來進行。CKCUNT，係針對DBGI內互相鄰接的各邊緣之期 間(亦即各‘H’脈寬及各‘L’脈寬)，藉由內部時脈信號CLKd來進行計數。BITCUNT，係進行DBGI之邊緣之數之合計數。FEGCUNT，係進行DBGI之下降邊緣之數之合計數。
圖5之串列傳輸速率調整電路BRCTL，係另外具備：平均值運算部AVGC，最大值檢測部MAXD，最小值檢測部MIND，容許值判斷部MXMNJGE，串列傳輸速率設定可否判斷部BRJGE，及串列傳輸速率設定暫存器REG_BR。AVGC，係對CKCUNT之各計數數之平均值進行運算。MAXD係對CKCUNT之各計數數之最大值進行檢測並保持，MIND係對CKCUNT之各計數數之最小值進行檢測並保持。MXMNJGE，係由AVGC之運算結果對最大容許值及最小容許值進行運算，以該各容許值為判斷基準而對MAXD之最大值與MIND之最小值進行良否判斷。具體言之為，當MAXD之最大值與MIND之最小值在MXMNJGE之最大容許值與最小容許值之範圍內時，係將OK(良)信號輸出，範圍外時係將NG(不良)信號輸出。
串列傳輸速率設定可否判斷部BRJGE，在下降邊緣計數器FEGCUNT之合計數數成為特定次數時，而且由容許值判斷部MXMNJGE輸出OK信號時，係將設定完了信號(有效信號)ADJCMP予以輸出。另外，在FEGCUNT之合計數數為特定次數時，而且由MXMNJGE輸出NG信號時，係將錯誤信號ADJERR予以輸出。詳如後述說明，此時，BRJGE，係反映序列．並列轉換電路SPC(或單晶片除錯電路OCD)之指令「8’h55」/指令「8’h65」之辨識結 果，或內部重置信號RSTd_N之輸入狀況，而進行該ADJCMP、ADJERR之產生。串列傳輸速率設定暫存器REG_BR，在ADJCMP被產生時係藉由儲存平均值運算部AVGC之運算結果而進行串列傳輸速率之設定值更新。
《串列傳輸速率調整電路之基本動作》
圖5之串列傳輸速率調整電路BRCTL，大致上係例如以下之動作。圖6為圖5之串列傳輸速率調整電路之時脈計數器及平均值運算部之動作例的說明圖。如圖6所示，串列傳輸速率調整電路BRCTL內之時脈計數器CKCUNT，係為了提升串列傳輸速率之設定精確度，而藉由內部時脈信號CLKd對開始位元STR與串列傳輸速率調整用指令「8’h55」之合計9位元進行計數，而測定各位元之時間寬度。平均值運算部AVGC，係將該各位元之時間寬度，除以對合計值測定獲得之部分之位元數(於此為9)而算出平均值，將該算出結果設為基準值。又，雖未特別限定，除算結果之小數部係被四捨五入。
於圖6之例，9位元分之時脈計數數為(7+6+7+7+6+7+7+7+6)，將其除以9之結果進行四捨五入而獲得基準值之「7」。此情況下，串列傳輸速率，係成為內部時脈信號CLKd之時脈頻率(於此為12.5MHz)除以「7」的結果、亦即1.786Mbps。又，雖未特別限定，CLKd之時脈頻率(圖1之IRC之基準時脈頻率)，較好是比起圖1之OSC之基準時脈頻率(例如20MHz左右)稍微 低者。如此則，將OSC之基準時脈頻率納入考慮而進行半導體積體電路DEV1之時序設計，即使CLKd之時脈頻率有誤差時亦可藉由CLKd使DEV1無問題地進行動作。
圖7為圖6算出的基準值為錯誤時之一例的說明圖。如圖7所示，在受信序列資料DBGI之1位元分之時脈週期數之最大值比起最小值之3倍大時，串列傳輸速率調整電路BRCTL，係不進行對應於基準值之串列傳輸速率之設定，而藉由容許值判斷部MXMNJGE進行錯誤檢測。此乃因為，如圖7所示，當藉由位元期間之中央之取樣而檢測出的DBGI之各位元之值，在‘H’脈衝與‘L’脈衝之脈寬之比為1/3~3之範圍外時，會產生取樣無法被正確進行，或停止位元STP之檢測成為困難之情況，。
對應於基準值進行串列傳輸速率之設定時，該設定值，係在次一串列傳輸速率調整被進行時為止(指令「8’h55」被發送來為止)，被保持於串列傳輸速率設定暫存器REG_BR，而使用於和外部檢査裝置EQTST之間之序列通信。另外，藉由串列傳輸速率設定可否判斷部BRJGE而產生錯誤信號ADJERR時，於此，單晶片除錯電路OCD等，係作為對EQTST側的錯誤通知信號，而於例如約10ms間將‘H’位準輸出至送信序列資料DBGO_N。又，詳細雖省略，錯誤通知信號，除了此種串列傳輸速率調整失敗時以外，於停止位元未正確被檢測出時或同時進行送受信而資料彼此衝突時等亦會產生。
圖8(a)、圖8(b)係表示圖5之串列傳輸速率調整電路 之詳細動作例，圖8(a)為無錯誤時之波形圖，圖8(b)為錯誤時之波形圖。如圖8(a)、圖8(b)所示，圖5之串列傳輸速率調整電路BRCTL，更詳細係例如以下之動作。
[1]為了對由外部檢査裝置EQTST發送至半導體積體電路裝置DEV1的受信序列資料DBGI之1位元分之串列傳輸速率進行測定，圖5之時脈計數器CKCUNT，係以DBGI之最初之下降邊緣為起點，藉由內部時脈信號CLKd進行計數動作(cycle_count)。又，和此並行，圖5之位元計數器BITCUNT，係對DBGI之邊緣(上升/下降)進行檢測，於此時進行升數計數(bit_count)。
[2]時脈計數器CKCUNT對開始位元(1位元)STR與資料位元(8位元)DAT之合計9位元期間之計數動作終了後，圖5之平均值運算部AVGC，係將該計數值除以位元計數器BITCUNT之計數值，而對相當於1位元之時脈計數值之平均值進行運算。於圖8(a)之例，9位元分之時脈計數值為(8+7+8+7+8+8+7+8+8)，將其除以BITCUNT之計數值(於此為9)，進行四捨五入之結果獲得「8」。
[3]又，如圖7所示，受信序列資料DBGI之‘L’脈衝與‘H’脈衝之比成為3：1(或1：3)以上時，有可能資料之正確取樣或停止位元STP之檢測成為困難。於此，係如圖8(a)所示，圖5之最大值檢測部MAXD，係依據時脈計數器CKCUNT之計數值與位元計數器BITCUNT之邊緣檢測信號，對每一位元之CKCUNT之計數值進行辨識，檢測出其中之最大值(於此為「8」)(max)並予以保持。同樣，圖 5之最小值檢測部MIND，係依據CKCUNT之計數值與BITCUNT之邊緣檢測信號，對每一位元之CKCUNT之計數值進行辨識，檢測出其中之最小值(於此為「7」)(min)並保持。
又，圖5之容許值判斷部MXMNJGE，係如圖8(a)所示，係依據平均值運算部AVGC獲得的值(於此為「8」)，以其之0.5倍為最小容許值(於此為「4」)(cycle_count_min)，以其之1.5倍為最大容許值(於此為「C」)(cycle_count_max)進行運算。最大值檢測部MAXD之檢測值及最小值檢測部MIND之檢測值之雙方位於容許值判斷部MXMNJGE之最小容許值與最大容許值之範圍內時，係產生OK信號。另外，MAXD之檢測值及MIND之檢測值之至少一方位於MXMNJGE之最小容許值與最大容許值之範圍外時係產生NG信號。
[4]圖5之串列傳輸速率設定可否判斷部BRJGE，當由容許值判斷部MXMNJGE輸出OK信號，而且，藉由下降邊緣計數器FEGCUNT檢測出5次之下降邊緣時，係產生設定完了信號(有效信號)ADJCMP。另外，由MXMNJGE輸出NG信號，而且，藉由FEGCUNT檢測出5次之下降邊緣時，係產生錯誤信號ADJERR。FEGCUNT，係為了對受信序列資料DBGI之指令是否為串列傳輸速率調整用指令「8’h55」進行檢證而設置者。
圖8(a)之情況下，MAXD之檢測值(「8」)與MIND之檢測值(「7」)同時位於最小容許值(「4」)與最大容許值 (「C」)之範圍內，因此由容許值判斷部MXMNJGE輸出OK信號，接受此，串列傳輸速率設定可否判斷部BRJGE，係產生設定完了信號(有效信號)ADJCMP。另外，圖8(b)之情況下，MIND之檢測值(「3」)位於最小容許值(「4」)範圍外，因此由MXMNJGE輸出NG信號，接受此，BRJGE係不產生ADJCMP，而產生錯誤信號ADJERR。又，ADJCMP，ADJERR之產生，實際上係反映序列．並列轉換電路SPC之指令辨識結果或內部重置信號RSTd_N之輸入狀況而進行。
[5]圖5之串列傳輸速率設定暫存器REG_BR，當由串列傳輸速率設定可否判斷部BRJGE產生設定完了信號(有效信號)ADJCMP時，係將平均值運算部AVGC之運算結果(於此為「8」)予以閂鎖。
如上述說明，藉由複數位元之平均值對串列傳輸速率進行檢測之同時，對各位元是否位於該平均值之0.5倍~1.5倍之範圍內進行檢證，而使高精確度之串列傳輸速率調整成為可能，又，可以並行進行波形品質之檢證。如此則可實現信賴性高的序列通信。又，於此雖設為0.5倍~1.5倍之範圍，但未必限定於該範圍，考慮某一程度之餘裕度而設為例如0.6倍~1.4倍等亦可能。
《信號之送受信動作》
接著，針對使用串列傳輸速率調整電路BRCTL進行串列傳輸速率設定的信號之送受信動作進行說明。如圖5 所示，串列傳輸速率設定暫存器REG_BR所保持的串列傳輸速率，係被輸入至序列．並列轉換電路SPC及並列．序列轉換電路PSC。於受信動作之際，SPC係藉由該串列傳輸速率進行受信序列資料DBGI之取樣之同時，將其轉換為受信並列資料DBGPI，而送信至單晶片除錯電路OCD。具體言之為，SPC，係使用內部具備的計數器，在該計數器值到達REG_BR之串列傳輸速率(基準值)為止進行內部時脈信號CLKd之計數，該計數動作，係以開始位元STR、資料位元DAT、停止位元STP之合計10位元分進行。於該10位元分之各計數動作之每一次，在計數值成為基準值之中央之值的時點進行取樣，而於各位元期間之中央之位置針對各位元之值進行判斷。
另外，送信動作之際，並列．序列轉換電路PSC，係將來自單晶片除錯電路OCD之送信並列資料DBGPO予以取入，藉由串列傳輸速率設定暫存器REG_BR所保持的串列傳輸速率將其轉換為送信序列資料DBGO_N。具體言之為，PSC，係使用內部具備的計數器，於該計數器值到達REG_BR之串列傳輸速率(基準值)為止進行內部時脈信號CLKd之計數，該計數動作，係依據開始位元STR、資料位元DAT、停止位元STP之合計10位元分進行。於該10位元分之各計數動作之每一次，係將DBGPO之各位元依據1位元1位元地依序送出。
《串列傳輸速率調整電路之指令別動作》 <串列傳輸速率初期設定(重置後之指令「8’h55」)>
於圖5，當內部重置信號RSTd_N被輸入時，串列傳輸速率調整電路BRCTL(具體言之為串列傳輸速率設定可否判斷部BRJGE)係遷移至串列傳輸速率設定用動作模式。圖2之外部檢査裝置EQTST，係於BRCTL(BRJGE)遷移至串列傳輸速率設定用動作模式後，將作為受信序列資料DBGI的串列傳輸速率調整用指令「8’h55」予以輸出。於初期狀態下，EQTST與半導體積體電路裝置DEV1無法互相進行動作頻率之辨識，指令之送受信亦成為困難之狀態。因此，以重置後發出指令「8’h55」之規則，而使BRCTL，如圖5~圖8所示，由該重置後之指令「8’h55」進行串列傳輸速率之檢測，當藉由容許值判斷部MXMNJGE輸出OK信號時，進行串列傳輸速率設定暫存器REG_BR之設定。又，此時，BRCTL(BRJGE)，於初期狀態下指令辨識成為困難，因此忽視來自圖5所示的序列．並列轉換電路SPC之指令辨識信號，而僅藉由RSTd_N遷移至串列傳輸速率設定用動作模式。
<串列傳輸速率補正(單獨之指令「8’h55」)>
圖9係於圖5之串列傳輸速率調整電路中將串列傳輸速率之誤差之影響之一例予以表示的說明圖。如圖9之狀況1所示，‘H’脈衝與‘L’脈衝之寬度之比率設為1：1，串列傳輸速率之誤差未滿5%時，資料可以正確進行序列．並列轉換。容許誤差偽5%之理由之一為，如圖9之狀況3 所示，停止位元STP無法正確被檢測出之可能性存在。位元之檢測係於位元期間之中央進行取樣，開始位元STR之下降起至停止位元STP之取樣為止係有9.5位元分之期間。於此，與送信資料之串列傳輸速率與被設定的串列傳輸速率間存在-5%之誤差時，在檢測出停止位元STP時誤差被累積而產生1位元分之50%之偏移，導致STP有可能無法被正確檢測出。
又，容許的誤差為5%之另一理由為，如圖9之狀況2所示，正確之序列．並列轉換變為困難之可能性存在。當欲送信的資料之串列傳輸速率被設定的串列傳輸速率間存在+5%之誤差時，序列．並列轉換無法正確進行，有可能轉換為不同的資料。於圖9之狀況2之例，本來應為「8’h55」之資料被轉換為「8’hAD」。因此，具備以不產生5%如上述說明誤差的方式，於受信序列資料DBGI被輸入之每一次使串列傳輸速率調整電路BRCTL動作，在DBGI之值為指令「8’h55」時進行串列傳輸速率補正的構成。亦即，圖5之內部時脈信號CLKd之頻率，例如對應於溫度變動或電壓變動等隨時間擴大其誤差之可能性存在。因此，在誤差成為5%以上前由外部檢査裝置EQTST對半導體積體電路裝置DEV1定期、單獨發送指令「8’h55」，而使進行串列傳輸速率補正的構成。
此時，如圖5~圖8所示進行串列傳輸速率之補正，但和前述之「<串列傳輸速率初期設定>」之情況下不同，係於檢測出停止位元STP之後需要事後判斷指令是否為 「8’h55」。因此，於圖5，串列傳輸速率調整電路BRCTL(具體言之為BRJGE)，係經由SPC(或OCD)發出指令辨識信號(「8’h55」)，而且在藉由FEGCUNT檢測出5次之下降邊緣，而且，由MXMNJGE輸出OK信號時，進行串列傳輸速率設定暫存器REG_BR之更新。
此時，假設僅藉由下降邊緣計數器FEGCUNT進行指令「8’h55」之辨識，例如受信圖10所示資料時，有可能產生指令「8’h55」之誤辨識。圖10，係於圖5之串列傳輸速率調整電路中，產生指令之誤辨識時之一例的說明圖。於圖10之例，半導體積體電路裝置DEV1，係連續2次受信「8’h33」之資料。該2場分之「8’h33」之資料，被視為如同1場分之「8’h55」的可能性存在。此情況下，FEGCUNT伴隨5次之下降之檢測而錯誤解釋為指令「8’h55」，而進行錯誤的串列傳輸速率補正之可能性存在。
於此，因此並用序列．並列轉換電路SPC(或單晶片除錯電路OCD)之指令辨識結果。SPC，係使用之前串列傳輸速率設定暫存器REG_BR所保持的串列傳輸速率進行取樣而進行指令辨識，因此可防止圖10之指令之誤辨識。又，未設置下降邊緣計數器FEGCUNT時，係如前述之「<串列傳輸速率初期設定>」之情況，在SPC之正常動作困難時，指令「8’h55」之檢證有可能不充分，因此就該觀點而言設置FEGCUNT乃有益者。
又，內部時脈信號CLKd之頻率誤差漸漸擴大時，如 前述藉由定期性的串列傳輸速率補正，可維持正常的序列通信，但是基於不明之原因導致CLKd之頻率誤差急激擴大時串列傳輸速率補正成為困難。假設頻率偏移急減而超出+5%時，如圖9所示，停止位元STP無法被正確辨識，而可以檢測出錯誤。又，頻率偏移急減而超出-5%時，於序列．並列轉換電路SPC係以非「8’h55」之資料被進行轉換，串列傳輸速率並未被補正。
<串列傳輸速率變更(指令「8’h65」→指令「8’h55」)>
圖11為於圖5之串列傳輸速率調整電路，欲進行串列傳輸速率之變更時之動作例的說明圖。例如外部檢査裝置EQTST側，有可能藉由和現在被設定的串列傳輸速率不同的串列傳輸速率而進行資料送信。如「<串列傳輸速率補正>」所述，欲進行5%如上述說明串列傳輸速率變更時，藉由單獨之指令「8’h55」來變更串列傳輸速率時有可能無法進行指令本身之辨識，而成為困難。
此時，如圖11所示，係由EQTST，藉由變更前之串列傳輸速率而將作為串列傳輸速率調整的前提之指令「8’h65」予以送信後，藉由變更後之串列傳輸速率進行串列傳輸速率調整用指令「8’h55」之送信。如此則，串列傳輸速率調整電路BRCTL(具體言之為串列傳輸速率設定可否判斷部BRJGE)，係經由序列．並列轉換電路SPC(或OCD)對指令「8’h65」進行辨識之後，和前述之「<串列傳輸速率初期設定>」之內部重置信號RSTd_N同樣， 遷移至串列傳輸速率設定用動作模式。以後，和前述之「<串列傳輸速率初期設定>」同樣進行串列傳輸速率之變更。
如上述說明，3種之串列傳輸速率設定方式，而於外部檢査裝置EQTST與半導體積體電路裝置DEV1之間，可以高精確度進行任意之串列傳輸速率設定。又，於DEV1使用低成本振盪電路時，亦可於充分之期間內維持在EQTST與DEV1之間進行正常之序列通信的狀態。此時，並非如專利文獻2所示，於各訊框設置同步場而進行串列傳輸速率補正的方式，係以任意時序發送指令「8’h55」而進行串列傳輸速率補正的方式，因此可提升通信效率。
《單晶片除錯電路之詳細》
圖12為，在圖2之單晶片除錯用控制區塊，表示該單晶片除錯電路之主要動作例的狀態遷移圖。如圖12所示，係具備單晶片除錯電路OCD，等待狀態IDLE，快閃存取狀態FACCS，JTAG存取狀態JACCS。FACCS，係另外具備：快閃控制器寫入狀態FCON_WT，快閃控制器讀出狀態FCON_RD。JACCS，係另外具備5個之JTAG副存取狀態JTAG_0~JTAG_4。
亦如圖3等所述，單晶片除錯電路OCD，於等待狀態IDLE時，當指令「8’h55」或「8’h65」被輸入時或者指令「8’hFF」被輸入時，因為該各指令為串列傳輸速率調整 用之指令或重置用指令，因此維持於IDLE。又，OCD，於IDLE時，當指令「8’h6A」被輸入時係遷移至快閃控制器寫入狀態FCON_WT，當指令「8’hEA」被輸入時係遷移至快閃控制器讀出狀態FCON_RD。於FCON_WT、FCON_RD，係如圖2所述，係經由OCD進行序列介面SIF與快閃控制器FCON(快閃記憶體FMEM)之間之資料送受信。於圖12，OCD，係於FCON_WT或FCON_RD之期間進行事先設定的特定次數之資料送受信之後，回復等待狀態IDLE。
又，單晶片除錯電路OCD，當處於等待狀態IDLE時，指令「8’bxxxxxx00」被輸入時，係遷移至JTAG副存取狀態JTAG_0。之後，在指令「8’bxxxxxx00」依序輸入之每一次，依據JTAG_1→JTAG_2→JTAG_3進行遷移，之後，自動遷移至JTAG_4之後回至等待狀態IDLE。於該JTAG_0~JTAG_4，係可以受理串列傳輸速率調整用之指令(「8’h55」或「8’h65」)，因此可以進行JTAG存取之同時，進行前述之串列傳輸速率補正或串列傳輸速率變更。又，JTAG存取狀態JACCS，如圖2所述，係經由OCD進行序列介面SIF與CPU內之JTAGIF之間之資料送受信。
《快閃存取狀態之詳細》
如圖12等所述，當由外部檢査裝置EQTST對半導體積體電路裝置DEV1送出指令「8’h6A」時，DEV1係遷移 至快閃控制器寫入狀態FCON_WT，由EQTST可對快閃控制器FCON之內部暫存器進行直接寫入存取。又，由EQTST對DEV1送出指令「8’hEA」時，DEV1係遷移至快閃控制器讀出狀態FCON_RD，而成為可由EQTST進行對FCON之內部暫存器之直接讀出存取。對FCON之處理，係於傳送資料數到達另外設定的特定次數時終了。對FCON之處理完了後，DEV1係自動脫離該狀態，回至串列傳輸速率之調整可能的等待狀態IDLE。
如此則，於快閃存取狀態FACCS，由外部檢査裝置EQTST並未經由半導體積體電路裝置DEV1內部之JTAG等，而可以對快閃控制器FCON之內部暫存器直接存取，因此可以高速進行快閃記憶體FMEM之寫入及讀出。如此則，有助於除錯效率之提升等。
圖13為於圖2之序列通信系統(除錯系統)之中，表示由外部檢査裝置對半導體積體電路裝置進行快閃寫入存取之動作例的說明圖。如圖3等所述，指令「8’h55」與「8’h65」係作為串列傳輸速率調整用、串列傳輸速率調整用之前提指令予以準備，因此將和該指令同一值之資料寫入快閃記憶體FMEM會有困難。於此，如圖12等所述，設置快閃存取狀態FACCS，快閃存取係於該狀態之期間進行，如此而作為無法調整串列傳輸速率之取代，如圖13所示，「8’h55」與「8’h65」(圖13之例為「8’h55」)可以作為資料予以處理。
《JTAG存取狀態之詳細》
圖14係於圖2之序列通信系統(除錯系統)，由外部檢査裝置對半導體積體電路裝置進行JTAG存取之動作例的說明圖。如圖12等所示，藉由外部檢査裝置EQTST對半導體積體電路裝置DEV1送出指令「8’bxxxxxx00」，而使DEV1遷移至JTAG存取狀態JACCS。於JTAG存取狀態下，如圖14所示，於由EQTST對DEV1送出的1場之8位元資訊之中，下位2位元係作為指令而被設為0，其餘之6位元被分配為2組之TCK位元，TMS位元，TDI位元。藉由EQTST對DEV1進行4場分之送信，可將合計8位元之資料(TDI)傳送至CPU之JTAGIF。
此時，單晶片除錯電路OCD，係依據該4場伴隨產生的8個(相位0~相位7)之TCK位元，而產生8週期分之TCK信號，並行地依據8個之TMS位元及TDI位元，產生8週期分之TMS信號及TDI信號。於此，在TCK位元為‘0’之情況下作為TCK信號係產生上升邊緣，TCK位元為‘1’之情況下作為TCK信號係產生‘H’位準信號。OCD，係將該8週期分之TCK信號、TMS信號、TDI信號依序傳送至CPU之JTAGIF。
CPU之JTAGIF，係對應於該8週期分之TDI信號而送出8位元分之TDO信號。於圖2，單晶片除錯電路OCD，係將該8位元分之TDO信號予以收集，而作為送信並列資料DBGPO傳送至序列介面電路SIF。接受此，SIF係使用並列．序列轉換電路PSC將該DBGPO轉換為送 信序列資料DBGO_N，半導體積體電路裝置DEV1，係如圖14所示，對外部檢査裝置EQTST送出包含該8位元之TDO信號的1場之序列資料。又，圖14之相位0、1係對應於圖12之JTAG_0，以後同樣地，圖14之相位6、7係對應於圖12之JTAG_3，由圖14之DEV1對EQTST之送信，係對應於圖12之JTAG_4。又，由圖12可知，於圖14之動作一致期間可以適當進行串列傳輸速率補正或串列傳輸速率變更。
藉由設置JTAG存取狀態，可以有效進行JTAG存取，結果有助於除錯效率之提升等。亦即，藉由圖3所示的指令分配之對策，半導體積體電路裝置DEV1僅藉由1場內之下位2位元即可判斷JTAG存取命令。因此，如圖14所示，藉由外部檢査裝置EQTST對DEV1傳送1場分之序列資料，即可活用其餘之6位元來通知2週期分之JTAG信號(TCK，TMS，TDI)之資訊。另外，不進行指令分配之對策時，例如使用另外1場分之序列資料暫時遷移至JTAG存取狀態，遷移至該狀態之後依序進行JTAG信號資訊之通知處理乃必要者，場數會增加。
《重置機能之詳細》
圖15為圖2之單晶片除錯電路具備的重置機能之一例的概念圖。圖15係表示圖2之半導體積體電路裝置DEV1全體之重置路徑。圖16為圖15之各種重置源極(reset source)與其效力範圍之一例的說明圖。如圖15所 示，作為DEV1之重置路徑，係由重置控制電路RSTCTL起至後段依序具備單晶片除錯電路OCD，監控計時器(watch dog timer)電路WDT，快閃控制器FCON，處理器單元CPU，及各種周邊電路PERI。WDT，係於經過特定時間時朝後段強制性產生重置信號，另外，當重置信號被輸入時亦朝後段產生重置信號。PERI，雖未特別限定，例如係相當於圖1之類比電路區塊ANLG_BK或數位電路區塊DGTL_BK等。
重置控制電路RSTCTL，當由外部端子PN_RST輸入重置信號RST時，或由電源投入重置電路POR產生重置信號時，係將內部重置信號RSTd_N予以輸出。於此，係以負邏輯之重置信號為前提，RSTCTL係使用”與“運算(and operation)來輸出RSTd_N。POR，將在電源投入時-重置信號。單晶片除錯電路OCD，係在由RSTCTL輸入RSTd_N時，或如圖3等所示由外部檢査裝置EQTST輸入指令「8’hFF」時朝後段產生重置信號。
例如於進行除錯的過程，有需要對半導體積體電路裝置DEV1全體進行重置時。此時，通常，因為JTAG介面具備重置機能，因此可考慮由外部檢査裝置EQTST對CPU內之JTAGIF進行特定存取。但是，此情況下，如圖16所示，該重置之效力範圍係成為CPU及其後段之各種周邊電路PERI，並不及於包含快閃控制器FCON等的DEV1全體。另外，欲對DEV1全體進行重置時，可考慮對外部端子PN_RST施加重置信號RST。此情況下，例如 需要以手動按壓PN_RST之附近所連接的重置按鈕等作業，特別是在DEV1與EQTST之距離分離狀態下進行除錯時，將導致除錯效率之降低。
於此，如圖15所示，單晶片除錯電路OCD具備藉由指令「8’hFF」進行重置之機能，而和來自外部之重置信號RST大致同樣，包含監控計時器電路WDT或快閃控制器FCON等在內可對半導體積體電路裝置DEV1之大致全體進行重置。此時，由外部檢査裝置EQTST對DEV1發送指令即可，使用者之利便性變高，有助於除錯效率之提升等。
以上，藉由使用本實施形態之電子裝置，可以實現代表性之高精確度的串列傳輸速率調整。又，無須石英振動子等之外部元件，可使用1條序列配線進行除錯，有助於除錯成本之減低。另外，除錯時包含序列通信時之通信效率之提升等在內有助於除錯效率之提升。又，於此，雖說明除錯系統之例，氮不限定於此，亦適用於一般的序列通信系統(UART)。此情況下亦同樣，可獲得高精確度的串列傳輸速率調整之實現，或序列通信系統之成本減低或序列通信系統之通信效率之提升等效果。
《各種變形例》 <串列傳輸速率調整電路之動作>
以上之說明，係如圖6等所示，係使用開始位元(1位元)STR與接續其的資料位元(8位元)DAT之合計9位元之 平均值進行串列傳輸速率之算出，但並未特別限定於此，只要合計2位元以上之平均值即可。例如使用1位元之STR與接續其的7位元之DAT之合計8位元之平均值時，藉由移位暫存器等可實現除算處理，因此和使用合計9位元時比較，可達成除算處理之容易化或除算電路之面積減低等。於該觀點下，合計4位元或合計2位元等亦可。但是，位元數多時對於串列傳輸速率之檢測精確度可以提高，因此亦考慮到前述之除算處理，特別是設為合計9位元或合計8位元乃較好者。
<指令分配>
圖17為圖6之變形例的說明圖。如圖17所示，串列傳輸速率調整用之指令並未限定於「8’h55」，如圖17所示可為指令「8’h33」或其他之值。例如圖17之例般，指令「8’h33」之情況下，事先於串列傳輸速率調整電路BRCTL(例如圖5之位元計數器BITCUNT)，將開始位元STR以後之邊緣間之時脈週期數為「2」之意義予以記憶即可。但是，藉由算出更多位元數之平均值可實現高精確度，因此就此一觀點而言較好是「8’h55」。
又，其他之指令分配亦不特別限定於圖3之值，可以適當地變更為任意之值。但是，關於JTAG存取，係如前述較好是以藉由8位元中之一部分位元可以進行界定的方式實施指令分配。又，於此，經由單晶片除錯電路OCD可進行直接存取的模組，係設為快閃控制器FCON或 JTAG，但可以更進一步追加其他之模組。此情況下，對該其他之模組亦同樣進行適當之指令分配，而設定如圖12等所示的內部狀態即可。
<半導體積體電路裝置之構成>
圖18為圖2之半導體積體電路裝置之變形構成例的方塊圖。圖18所示半導體積體電路裝置DEV2，和圖2之DEV1比較，係於DEV2內不具備振盪電路或重置控制電路，而於外部具備振盪電路OSC’或重置控制電路RSTCTL’的構成。亦即，例如於序列通信系統內，於半導體積體電路裝置DEV2之外部事先具備時脈信號CLK之產生電路或重置信號RST之產生電路等時，利用該CLK，RST進行序列通信亦可。
以上，依據實施形態具體說明本發明者之發明，但本發明不限定於上述實施形態，在不脫離該要旨範圍內可進行各種變更。
[產業上可利用性]
本實施形態之電子裝置，特別是適用於使用低精確度之振盪器的包含MCU(Micro Cont rol Unit)等之半導體積體電路裝置的製品，但是不限定於此，亦可廣泛適用於具備非同步序列通信機能的製品全部。具體言之為，例如可為搭載著JTAG機能或快閃記憶體等的半導體積體電路裝置，以及具備該半導體積體電路裝置的通信裝置等。
ADJCMP‧‧‧設定完了信號(有效信號)
ADJERR‧‧‧錯誤信號
ANLG_BK‧‧‧類比電路區塊
AVGC‧‧‧平均值運算部
BITCUNT‧‧‧位元計數器
BRCTL‧‧‧串列傳輸速率調整電路
BRJGE‧‧‧串列傳輸速率設定可否判斷部
BS‧‧‧內部匯流排
CKCUNT‧‧‧時脈計數器
CLK‧‧‧時脈信號
CLKCTL‧‧‧時脈控制電路區塊
CPU‧‧‧處理器單元
DAT‧‧‧資料位元
DBGI‧‧‧受信序列資料
DBGO‧‧‧送信序列資料
DBGPI‧‧‧受信並列資料
DBGPO‧‧‧送信並列資料
DEV‧‧‧半導體積體電路裝置
DGTL_BK‧‧‧數位電路區塊
EQTST‧‧‧外部檢査裝置
FCON‧‧‧快閃控制器
FEGCUNT‧‧‧下降邊緣計數器
FMEM‧‧‧快閃記憶體
GND‧‧‧接地電源電壓
IBF‧‧‧輸入緩衝器電路
IRC‧‧‧自激振盪電路
JTAGIF‧‧‧JTAG介面電路
MAXD‧‧‧最大值檢測部
MDCTL‧‧‧模式控制電路
MIND‧‧‧最小值檢測部
MN‧‧‧NMOS電晶體
MXMNJGE‧‧‧容許值判斷部
OCD‧‧‧單晶片除錯電路
OCDBK‧‧‧單晶片除錯用控制區塊
OSC‧‧‧振盪電路
PERI‧‧‧各種周邊電路
PLL‧‧‧相位同步電路
PN‧‧‧外部端子
POR‧‧‧電源投入重置電路
PSC‧‧‧並列．序列轉換電路
R‧‧‧電阻
REG_BR‧‧‧串列傳輸速率設定暫存器
RSTCTL‧‧‧重置控制電路
SIF‧‧‧序列介面電路
SPC‧‧‧序列．並列轉換電路
STP‧‧‧停止位元
STR‧‧‧開始位元
VCC‧‧‧電源電壓
WDT‧‧‧監控計時器電路
WR_DBG‧‧‧序列配線
[圖1]本發明之一實施形態的電子裝置中，包含於其的半導體積體電路裝置之構成例的方塊圖。
[圖2]包含圖1之半導體積體電路裝置的序列通信系統(除錯系統)之主要部之構成例的方塊圖。
[圖3]圖2之單晶片除錯用控制區塊進行辨識的指令之一例的說明圖。
[圖4]圖2之序列通信系統(除錯系統)中，該序列通信資料之格式之一例的說明圖。
[圖5]於圖2之半導體積體電路裝置，該串列傳輸速率調整電路之詳細構成例的方塊圖。
[圖6]圖5之串列傳輸速率調整電路的時脈計數器及平均值運算部之動作例的說明圖。
[圖7]圖6算出的基準值錯誤時之一例的說明圖。
[圖8](a)、(b)係表示圖5之串列傳輸速率調整電路之詳細動作例，(a)為無錯誤時之波形圖，(b)為有錯誤時之波形圖。
[圖9]於圖5之串列傳輸速率調整電路，串列傳輸速率之誤差之影響之一例之表示說明圖。
[圖10]於圖5之串列傳輸速率調整電路，指令之誤辨識產生時之一例的說明圖。
[圖11]於圖5之串列傳輸速率調整電路，欲進行串列傳輸速率之變更時之動作例的說明圖。
[圖12]於圖2之單晶片除錯用控制區塊，該單晶片除錯電路之主要動作例的狀態遷移圖。
[圖13]於圖2之序列通信系統(除錯系統)，由外部檢査裝置對半導體積體電路裝置進行快閃寫入存取之動作例的說明圖。
[圖14]於圖2之序列通信系統(除錯系統)，由外部檢査裝置對半導體積體電路裝置之JTAG存取之動作例的說明圖。
[圖15]圖2之單晶片除錯電路具備的重置機能之一例的概念圖。
[圖16]圖15之各種重置源極(reset source)與其之效力範圍之一例的說明圖。
[圖17]圖6之變形例的說明圖。
[圖18]圖2之半導體積體電路裝置的變形構成例的方塊圖。
ADJCMP‧‧‧設定完了信號(有效信號)
ADJERR‧‧‧錯誤信號
AVGC‧‧‧平均值運算部
BITCUNT‧‧‧位元計數器
BRCTL‧‧‧串列傳輸速率調整電路
BRJGE‧‧‧串列傳輸速率設定可否判斷部
CKCUNT‧‧‧時脈計數器
CLKd‧‧‧內部時脈信號
DBGI‧‧‧受信序列資料
DBGO_N‧‧‧送信序列資料
DBGPI‧‧‧受信並列資料
DBGPO‧‧‧送信並列資料
FCON‧‧‧快閃控制器
FEGCUNT‧‧‧下降邊緣計數器
JTAGIF‧‧‧介面電路
MAXD‧‧‧最大值檢測部
MIND‧‧‧最小值檢測部
MXMNJGE‧‧‧容許值判斷部
OCD‧‧‧單晶片除錯電路
PSC‧‧‧並列．序列轉換電路
REG_BR‧‧‧串列傳輸速率設定暫存器
SPC‧‧‧序列．並列轉換電路
RSTd_N‧‧‧內部重置信號
OK‧‧‧良
NG‧‧‧不良

Claims (16)

  1. 一種電子裝置，係和具有通信機能的其他裝置進行序列通信的電子裝置，上述電子裝置，係具備以下構成：序列介面電路，其包含串列傳輸速率調整電路，用於和上述其他裝置進行序列通信；及用於產生內部時脈信號的時脈產生電路；係構成為在連接於上述其他裝置之狀態下受信來自上述其他裝置之序列信號；上述序列信號係由：1位元之開始位元，接續其的複數位元之資料位元，及接續其的1位元之停止位元構成；上述串列傳輸速率調整電路，係執行以下處理：(a)藉由上述時脈產生電路所產生的上述內部時脈信號之計數動作，針對構成所受信的上述序列信號之各位元之時間寬度進行測定的處理；(b)對上述測定的各位元之時間寬度之最大值及最小值進行檢測的處理；(c)對上述測定的各位元之時間寬度之平均值進行運算的處理；(d)依據上述各位元之時間寬度之平均值對最大容許值及最小容許值進行運算的處理；(e)判斷上述最大值與上述最小值是否位於上述最大容許值與上述最小容許值之範圍內的處理；及(f)當上述最大值與上述最小值為上述範圍內時，將上述平均值對應的串列傳輸速率予以設定的處理； 上述電子裝置，係在上述所設定的串列傳輸速率下執行和上述其他裝置之間之序列通信。
  2. 如申請專利範圍第1項之電子裝置，其中，上述電子裝置，係另外具備：指令辨識部，用於辨識依據上述設定的串列傳輸速率而受信的上述序列信號內之上述資料位元之值是否為事先規定的串列傳輸速率調整用指令之值；上述串列傳輸速率調整電路，係具備：在受信上述序列信號時，無關上述指令辨識部對該序列信號之辨識結果而執行上述(a)~(f)處理的第1串列傳輸速率設定模式；及當受信上述序列信號時，執行上述(a)~(e)處理，另外，當上述指令辨識部由該序列信號之中辨識出上述串列傳輸速率調整用指令時執行上述(f)處理的第2串列傳輸速率設定模式。
  3. 如申請專利範圍第2項之電子裝置，其中，上述串列傳輸速率調整電路，係構成為：在重置信號被輸入時，以之後受信的1個上述序列信號為為對象而執行上述第1串列傳輸速率設定模式之處理。
  4. 如申請專利範圍第3項之電子裝置，其中，上述指令辨識部，係另外針對依據上述設定的串列傳輸速率而被受信的上述序列信號內之上述資料位元之值，是否為事先規定的串列傳輸速率調整用之前提指令之值加以辨識； 上述串列傳輸速率調整電路，在上述指令辨識部進行上述串列傳輸速率調整用之前提指令之辨識時，係以之後受信的1個上述序列信號為對象而執行上述第1串列傳輸速率設定模式之處理而構成。
  5. 如申請專利範圍第3項之電子裝置，其中，上述時脈產生電路，係以環狀振盪器電路的方式來構成。
  6. 如申請專利範圍第3項之電子裝置，其中，上述(d)處理之上述最大容許值為上述平均值之大略1.5倍，上述(d)處理之上述最小容許值為上述平均值之大略0.5倍。
  7. 如申請專利範圍第3項之電子裝置，其中，上述電子裝置，係另外具備：對應於JTAG(Joint Test Action Group)規格的JTAG介面電路，及協定轉換部；上述指令辨識部，係另外針對依據上述設定的串列傳輸速率而被受信的上述序列信號內之上述資料位元之值，是否為事先規定的JTAG存取用指令之值進行辨識；上述協定轉換部，在上述指令辨識部進行上述JTAG存取用指令之辨識時，係將上述序列信號轉換為上述JTAG介面電路所必要的複數信號而構成。
  8. 如申請專利範圍第7項之電子裝置，其中，上述電子裝置，係另外具備：非揮發性記憶體；及對上述非揮發性記憶體之寫入/讀出動作進行控制的記憶體 控制器；上述指令辨識部，係另外針對依據上述設定的串列傳輸速率而被受信的上述序列信號內之上述資料位元之值，是否為事先規定的非揮發性記憶體存取用指令之值進行辨識；上述電子裝置，在上述指令辨識部對上述非揮發性記憶體存取用指令進行辨識時，係將上述序列信號傳送至上述記憶體控制器；上述指令辨識部，在上述電子裝置進行事先設定的特定次數之對上述記憶體控制器傳送上述序列信號之間，係暫時停止進行以該序列信號為對象的各指令之辨識處理。
  9. 一種電子裝置，係具備：藉由序列通信連接於外部檢査裝置，可以進行上述外部檢査裝置與搭載於電子裝置的內部電路之間之通信而構成的電子裝置；上述電子裝置，係包含：實現作為上述電子裝置之機能的內部電路；用於產生內部時脈信號的時脈產生電路；實現和上述內部電路間之序列通信的控制電路區塊；構成為可以設定：藉由上述內部電路來實現作為上述電子裝置之機能的第1動作模式，及藉由上述外部檢査裝置之序列通信下可以對上述電子裝置之上述內部電路進行存取的第2動作模式；上述控制電路區塊，係具備：通信用端子，用於和上述外部檢査裝置之間進行序列通信；連接於上述通信用端子的序列介面電路；及控制電路，用於控制上述序列介面 電路與上述電子裝置之上述內部電路間之通信；在上述第2動作模式時係在連接於上述外部檢査裝置狀態下可以用於受信來自上述外部檢査裝置之序列信號而予以構成；上述序列信號，係由：1位元之開始位元，接續其的複數位元之資料位元，及接續其的1位元之停止位元構成；上述序列介面電路，係具備：序列．並列轉換電路，用於將上述通信用端子所受信的上述序列信號轉換為並列信號；並列．序列轉換電路，用於將由上述內部電路受信的並列信號轉換為序列信號，並對上述通信用端子進行送信；及串列傳輸速率調整電路，用於設定上述序列．並列轉換電路及上述並列．序列轉換電路之動作時序；上述串列傳輸速率調整電路，係執行以下處理：(a)以在設定於上述第2動作模式狀態下經由上述通信用端子被受信的上述序列信號為對象，藉由上述時脈產生電路所產生的上述內部時脈信號之計數動作，針對構成該序列信號之各位元之時間寬度進行測定的處理；(b)對上述測定的各位元之時間寬度之最大值及最小值進行檢測的處理；(c)對上述測定的各位元之時間寬度之平均值進行運算的處理；(d)依據上述各位元之時間寬度之平均值對最大容許值及最 小容許值進行運算的處理；(e)判斷上述最大值與上述最小值是否位於上述最大容許值與上述最小容許值之範圍內的處理；及(f)當上述最大值與上述最小值為上述範圍內時，將上述平均值對應的串列傳輸速率予以設定的處理；上述控制電路區塊，係在上述設定的串列傳輸速率下經由上述通信用端子執行和上述外部檢査裝置間之序列通信而構成。
  10. 如申請專利範圍第9項之電子裝置，其中，上述控制電路，係另外具備：指令辨識部，用於辨識依據上述設定的串列傳輸速率而受信的上述序列信號內之上述資料位元之值是否為事先規定的串列傳輸速率調整用指令之值；上述串列傳輸速率調整電路，係具備：在受信上述序列信號時，無關上述指令辨識部對該序列信號之辨識結果而執行上述(a)~(f)處理的第1串列傳輸速率設定模式；及當受信上述序列信號時，執行上述(a)~(e)處理，另外，當上述指令辨識部由該序列信號之中辨識出上述串列傳輸速率調整用指令時執行上述(f)處理的第2串列傳輸速率設定模式。
  11. 如申請專利範圍第10項之電子裝置，其中，上述串列傳輸速率調整電路，係構成為：在重置信號被輸入時，以之後受信的1個上述序列信號為為對象而執 行上述第1串列傳輸速率設定模式之處理。
  12. 如申請專利範圍第11項之電子裝置，其中，上述指令辨識部，係另外針對依據上述設定的串列傳輸速率而被受信的上述序列信號內之上述資料位元之值，是否為事先規定的串列傳輸速率調整用之前提指令之值加以辨識；上述串列傳輸速率調整電路，在上述指令辨識部進行上述串列傳輸速率調整用之前提指令之辨識時，係以之後受信的1個上述序列信號為對象而執行上述第1串列傳輸速率設定模式之處理而構成。
  13. 如申請專利範圍第11項之電子裝置，其中，上述時脈產生電路，係以環狀振盪器電路的方式來構成。
  14. 如申請專利範圍第11項之電子裝置，其中，上述(d)處理之上述最大容許值為上述平均值之大略1.5倍，上述(d)處理之上述最小容許值為上述平均值之大略0.5倍。
  15. 如申請專利範圍第11項之電子裝置，其中，上述內部電路，係包含處理器電路，該處理器係包含對應於JTAG(Joint Test Action Group)規格的JTAG介面電路；上述控制電路，係另外具備：協定轉換部；上述指令辨識部，係另外針對依據上述設定的串列傳 輸速率而被受信的上述序列信號內之上述資料位元之值，是否為事先規定的JTAG存取用指令之值進行辨識；上述協定轉換部，在上述指令辨識部進行上述JTAG存取用指令之辨識時，係將上述序列信號轉換為上述JTAG介面電路所必要的複數信號而構成。
  16. 如申請專利範圍第15項之電子裝置，其中，上述內部電路，係另外具備：非揮發性記憶體；及對上述非揮發性記憶體之寫入/讀出動作進行控制的記憶體控制器；上述指令辨識部，係另外針對依據上述設定的串列傳輸速率而被受信的上述序列信號內之上述資料位元之值，是否為事先規定的非揮發性記憶體存取用指令之值進行辨識；上述控制電路，在上述指令辨識部對上述非揮發性記憶體存取用指令進行辨識時，係將上述序列信號傳送至上述記憶體控制器；上述指令辨識部，在上述電子裝置進行事先設定的特定次數之對上述記憶體控制器傳送上述序列信號之間，係暫時停止進行以該序列信號為對象的各指令之辨識處理。
TW101143449A 2011-12-06 2012-11-21 Electronic device TWI475864B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011266856A JP5891758B2 (ja) 2011-12-06 2011-12-06 電子装置

Publications (2)

Publication Number Publication Date
TW201336283A TW201336283A (zh) 2013-09-01
TWI475864B true TWI475864B (zh) 2015-03-01

Family

ID=48524847

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101143449A TWI475864B (zh) 2011-12-06 2012-11-21 Electronic device

Country Status (4)

Country Link
US (1) US8782300B2 (zh)
JP (1) JP5891758B2 (zh)
CN (1) CN103150283B (zh)
TW (1) TWI475864B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109495408A (zh) * 2017-09-13 2019-03-19 瑞昱半导体股份有限公司 波特率跟踪及补偿装置与方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011106055A1 (en) 2010-02-23 2011-09-01 Rambus Inc. Coordinating memory operations using memory-device generated reference signals
WO2013011620A1 (ja) * 2011-07-19 2013-01-24 パナソニック株式会社 マルチプロセッサシステム
JP5891758B2 (ja) * 2011-12-06 2016-03-23 サンケン電気株式会社 電子装置
JP6241366B2 (ja) * 2014-05-21 2017-12-06 トヨタ自動車株式会社 制御装置
CN104008080B (zh) * 2014-06-17 2017-06-27 杭州士兰微电子股份有限公司 串行数据解析方法和装置
CN105763042B (zh) * 2014-12-19 2018-11-16 三垦电气株式会社 控制装置以及电力转换装置
US10503134B2 (en) 2016-07-29 2019-12-10 Semiconductor Components Industries, Llc Motor driver with multipurpose pin
CN106788920B (zh) * 2016-12-19 2019-08-23 珠海格力电器股份有限公司 一种波特率偏差检测方法、装置及空调室内机
CN108415868B (zh) * 2018-05-04 2024-05-28 浙江海呐科技有限公司 一种串行通讯电路及温盐深探测***
CN112988641A (zh) * 2019-12-13 2021-06-18 杭州中天微***有限公司 一种通用异步收发传输器和包含该传输器的处理器
CN111459727B (zh) * 2019-12-25 2023-07-14 山东有人物联网股份有限公司 串口波特率最大无错容忍范围的智能自动化测试***及测试方法
TWI782634B (zh) * 2021-07-22 2022-11-01 新唐科技股份有限公司 晶片傳送速度偵測方法及電子裝置
CN114070670A (zh) * 2021-10-21 2022-02-18 杭州奥能电源设备有限公司 一种基于rs485环形网络的分布式***及操作方法
CN114490487B (zh) * 2022-02-16 2023-12-19 瀚云科技有限公司 一种串口信息获取方法、装置、设备及存储介质
US20230318788A1 (en) * 2022-04-01 2023-10-05 AyDeeKay LLC dba Indie Semiconductor Single-Thread Detection of Valid Synchronization Headers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6263033B1 (en) * 1998-03-09 2001-07-17 Advanced Micro Devices, Inc. Baud rate granularity in single clock microcontrollers for serial port transmissions
US6381532B1 (en) * 2000-09-20 2002-04-30 Visteon Global Technologies, Inc. Queued port data controller for microprocessor-based engine control applications
TWI230346B (en) * 2003-10-09 2005-04-01 Inventec Corp Method and system for collecting information data
TWI240544B (en) * 2002-01-26 2005-09-21 Netac Technology Co Ltd Method and apparatus for wireless digital communication for use in digital processing system
TWI262719B (en) * 2004-02-06 2006-09-21 Broadcom Corp Method and system for an integrated VSB/QAM/NTSC/OOB plug-and-play DTV receiver

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4972368A (en) * 1988-03-04 1990-11-20 Stallion Technologies, Pty. Ltd. Intelligent serial I/O subsystem
US5119403A (en) * 1991-04-09 1992-06-02 Racal Data Communications Inc. Superframes
US5649122A (en) * 1994-06-24 1997-07-15 Startech Semiconductor, Inc. Universal asynchronous receiver/transmitter with programmable xon/xoff characters
US6307868B1 (en) * 1995-08-25 2001-10-23 Terayon Communication Systems, Inc. Apparatus and method for SCDMA digital data transmission using orthogonal codes and a head end modem with no tracking loops
US5923705A (en) * 1996-07-18 1999-07-13 Qualcomm Incorporated UART based autobauding without data loss
JPH11272571A (ja) 1998-03-23 1999-10-08 Tietech Co Ltd ボーレートの自動調整方法
JP3580242B2 (ja) * 2000-10-25 2004-10-20 セイコーエプソン株式会社 シリアル／パラレル変換回路、データ転送制御装置及び電子機器
JP4198089B2 (ja) * 2004-05-21 2008-12-17 富士通マイクロエレクトロニクス株式会社 通信システム
JP2011035473A (ja) * 2009-07-29 2011-02-17 Renesas Electronics Corp ボーレートエラー検出回路、ボーレートエラー検出方法
JP2011124882A (ja) * 2009-12-11 2011-06-23 Renesas Electronics Corp 非同期型通信確立方法および非同期型通信システム
JP5093261B2 (ja) * 2010-02-22 2012-12-12 株式会社デンソー 同期信号検出装置
JP5891758B2 (ja) * 2011-12-06 2016-03-23 サンケン電気株式会社 電子装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6263033B1 (en) * 1998-03-09 2001-07-17 Advanced Micro Devices, Inc. Baud rate granularity in single clock microcontrollers for serial port transmissions
US6381532B1 (en) * 2000-09-20 2002-04-30 Visteon Global Technologies, Inc. Queued port data controller for microprocessor-based engine control applications
TWI240544B (en) * 2002-01-26 2005-09-21 Netac Technology Co Ltd Method and apparatus for wireless digital communication for use in digital processing system
TWI230346B (en) * 2003-10-09 2005-04-01 Inventec Corp Method and system for collecting information data
TWI262719B (en) * 2004-02-06 2006-09-21 Broadcom Corp Method and system for an integrated VSB/QAM/NTSC/OOB plug-and-play DTV receiver

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109495408A (zh) * 2017-09-13 2019-03-19 瑞昱半导体股份有限公司 波特率跟踪及补偿装置与方法
CN109495408B (zh) * 2017-09-13 2021-06-22 瑞昱半导体股份有限公司 波特率跟踪及补偿装置与方法

Also Published As

Publication number Publication date
US8782300B2 (en) 2014-07-15
CN103150283A (zh) 2013-06-12
US20130145084A1 (en) 2013-06-06
JP2013120979A (ja) 2013-06-17
JP5891758B2 (ja) 2016-03-23
CN103150283B (zh) 2015-09-30
TW201336283A (zh) 2013-09-01

Similar Documents

Publication Publication Date Title
TWI475864B (zh) Electronic device
US10423567B2 (en) Unidirectional clock signaling in a high-speed serial link
US9979432B2 (en) Programmable distributed data processing in a serial link
US10108578B2 (en) Single wire communications interface and protocol
TWI720005B (zh) 資料處理系統、資料處理裝置、以及操作從裝置的方法
US9418037B2 (en) SPI interface and method for serial communication via an SPI interface having an SPI protocol handler for evaluating signal transitions of SPI signals
CN105703749A (zh) 一种低功耗精确的休眠定时器电路及方法
US20200174873A1 (en) Error handling in an interconnect
US20200201808A1 (en) Time-division multiplexing (tdm) data transfer on serial interfaces
US20200201804A1 (en) I3c device timing adjustment to accelerate in-band interrupts
WO2014114146A1 (zh) 时钟产生电路自校正***及其校正方法
US7395450B2 (en) Synchronous/asynchronous interface circuit and electronic device
JP2018514873A (ja) 集積回路間の通信
US8645742B2 (en) Semiconductor device operating according to an operation clock and having a serial communication interface performing external communications according to a unit transfer time based on the operation clock
US20080288692A1 (en) Semiconductor integrated circuit device and microcomputer
US20040246997A1 (en) Asynchronous receiver of the UART-type with two operating modes
US20240232124A1 (en) Universal serial bus (usb) controller, method of operating a usb controller, and machine vision system
US11762799B2 (en) Watchdog for addressing deadlocked states
JP2013187865A (ja) 情報処理装置、シリアル通信システムおよびそれらの通信初期化の方法、並びにシリアル通信装置
JP2003016026A (ja) シリアル通信回路
JP2001043181A (ja) マイクロコンピュータ間の通信方法
CN113032305A (zh) 一种接口中断测量方法及装置
JP2009017361A (ja) インターフェース
JPH11146032A (ja) データ通信装置
TW201626684A (zh) 可自動校時之電能管理系統