TWI475378B - 耦合至一主機之儲存系統、與儲存系統中之nand記憶體介接之控制器及管理nand記憶體裝置堆疊之方法 - Google Patents
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Description
當今之通信裝置繼續變得更加複雜及多樣以提供增加之功能性。此等裝置支援需要更高容量記憶體(特定而言藉由多晶片封裝設計提供)之多媒體。通信鏈路、匯流排、晶片至晶片互連、儲存媒體可在高位準之內在信號/儲存故障之情形下運作。期望此等通信裝置併入有錯誤偵測及修正機制。ECC(錯誤修正碼)已移入至記憶體儲存結構中但需要額外改良。
在下文詳細說明中闡述大量特定細節以提供對本發明之充分理解。然而,熟悉此項技術者將瞭解無需該等特定細節亦可實施本發明。在其他情況下,未詳細闡述衆所周知之方法、程序、組件及電路,以使本發明不會被掩蓋。
圖1中所圖解闡釋之實施例顯示一通信裝置10,根據本發明其可能包含具有一服務多個NAND快閃裝置之虛擬化ECC NAND控制器之非揮發性記憶體。本發明不侷限於無線通信實施例且其他非無線應用亦可使用本發明。如此無線實施例中所示,通信裝置10包含一或多個天線結構14以允許無線電與其他空中傳輸通信裝置進行通信。如此,通信裝置10可運作為一蜂巢式裝置或一在以下無線網路中運作之裝置,無線網路例如係:無線保真(Wi-Fi)、WiMax、行動WiMax、寬頻分碼多重近接(WCDMA)、及全球行動通信系統(GSM)網路,但本發明並不侷限於僅在此等網路中運作。並置於通信裝置10之相同平臺中之無線電子系統提供以不同頻帶在一RF/位置空間中與一網路中之其他裝置通信之能力。
該實施例圖解闡釋天線結構14耦合至收發器12以容納調變/解調變。一般而言,類比前端收發器12可能係一獨立射頻(RF)離散或集成類比電路,或收發器12可嵌入有一具有一或多個處理器核心16及18之主機中央處理單元(CPU)20。該等核心允許跨越該等核心分擔處理工作負載且處置基頻功能及應用功能。資料及指令可藉由一記憶體介面28在CPU與記憶體儲存器之間傳送。
系統記憶體22可包含揮發性記憶體及非揮發性記憶體兩者,例如NAND記憶體結構24。請注意,該等揮發性及非揮發性記憶體可單獨封裝,或者在一堆疊程序中加以組合。特定而言,可將多個NAND記憶體結構置於一多晶片封裝(MCP)中以減少一電路板上之佔用面積。因此,系統記憶體22之各種實施例顯示可藉由混合記憶體裝置及組態而以不同方式配置記憶體裝置來善加利用通信產品內之有限空間,且可使用各種封裝選項來找出低電力與高可靠性之良好組合。
在先前技術中,在一NAND記憶體內部執行之一ECC(錯誤修正碼)演算法僅限於提供僅適合於單一記憶體裝置之錯誤偵測及修正機制。更新一固定主機平臺來支援一新NAND技術,將在ECC需求、頁大小、定址能力、新命令集規格等方面付出昂貴成本。其尚有進一步限制,該ECC演算法係特定技術。例如,單層單元技術(SLC)與多層單元技術(MLC)之間的改變將使使用中之ECC演算法失效。另外,一具有一不同產品縮小等級之替代記憶體將必須針對現有ECC演算法而加以修改。且內部併入有ECC之現有記憶體裝置基於快閃及ECC演算法邏輯之組合晶粒區域而付出成本代價。
為克服此等缺點且根據本發明,圖2中所圖解闡釋之架構允許一單一虛擬化ECC NAND控制器26服務多個NAND記憶體結構,亦即,一"原始"記憶體堆疊24。術語"原始"暗指不在內部實施ECC演算法之NAND記憶體裝置。無論其內部原始NAND記憶體之數量為何,主機CPU 20都將虛擬化ECC NAND控制器26及原始NAND記憶體結構作為一單個記憶體系統來驅動。此外,因為此解決方案可一次選擇一個NAND,故與先前技術之堆疊式架構相比減少了電力消耗。虛擬化ECC NAND控制器26包含一與主機CPU 20交換信號之協定介面30、一伺服以實施ECC演算法之ECC引擎32、及一管理記憶體堆疊24之NAND介面34。
虛擬化ECC NAND控制器26用作自主機NAND介面至原始NAND記憶堆疊之橋接器,且向主機提供正確ECC演算法以用於提供於系統記憶體中之原始NAND。主機側以其標準NAND介面、位址空間、命令集、頁大小、ECC等運作,且虛擬化ECC NAND控制器26使主機側適應被併入至記憶體堆疊中之特定原始NAND。
藉由自NAND堆疊中之個別NAND記憶體裝置中移除ECC功能性且將該功能性併入於ECC NAND控制器26中,可實現多種特徵。在ECC NAND控制器26處於NAND記憶體裝置外部之情形下,主機側實現一容許主機將該系統作為一單個NAND晶片驅動之虛擬化位址空間,即使該儲存系統中有多個NAND記憶體裝置。因此,主機CPU 20自由地管理該介面處之更多晶片。換言之,在主機CPU 20管理介面處之一個晶片時,虛擬化ECC NAND控制器26可管理堆疊式記憶體中之多個NAND記憶體裝置。
先前技術產品將ECC連同資料管理演算法(例如,快閃轉譯層(FTL)、平均抹寫(wear leveling)、損壞區塊管理等)一起構建於一共同積體電路中。相比之下,圖中所呈現之架構將ECC與資料管理演算法分離。虛擬化ECC NAND控制器26僅實施ECC演算法且不實施任何其他資料管理演算法。此允許主機CPU 20在資料頁、元資料區域方面維持對虛擬化記憶體之全面控制,且允許虛擬化ECC NAND控制器26提供一較好的ECC引擎。
在將虛擬化ECC NAND控制器26用作自主機NAND介面至原始NAND記憶體堆疊之橋接器中,該主機平臺可管理一與該原始NAND之頁大小不同之頁大小。另外,虛擬化ECC NAND控制器26將主機平臺與記憶體堆疊隔離,以允許主機CPU 20使用某些不受原始NAND支援之命令。在一項實施例中,主機CPU 20可具有一比虛擬化ECC NAND中實體記憶體裝置之命令集大之命令集,而在另一實施例中,與虛擬化ECC NAND內部之命令集相比,該主機之命令集可係一減少之命令集。在任一實施例中,ECC NAND控制器26內之邏輯使主機CPU 20之命令集適應實體記憶體裝置之命令集。該主機平臺可使用一基本NAND命令集且虛擬化NAND控制器26可使用一經擴展之新命令集。
圖3顯示允許主機CPU 20經由協定規範中未改變之電連接介接至協定介面30以允許該主機通信至一具有一大無錯誤位址空間之單個記憶體系統。換言之,此架構允許主機CPU 20作為一標準NAND介面提供與記憶體堆疊24之資料交換,以保持一虛擬命令集及位址空間。
同時且在不給主機平臺添加內部邏輯之情形下,ECC NAND 26提供ECC功能以藉由修正原始NAND中之位元錯誤來增加資料交換之總體可靠性。該定址係虛擬化的,因為主機CPU 20將所連接之記憶體裝置當作一單個NAND晶片那樣來驅動,而虛擬化ECC NAND控制器26將資料重新導向該堆疊之一所選NAND。因此,一單個虛擬化ECC NAND控制器26管理NAND快閃記憶體堆疊且執行ECC演算法。
另外,此在主機CPU 20與記憶體堆疊24之間具有虛擬化ECC NAND控制器26之架構使得一單個NAND裝置之使用適應一能夠使用不同晶片啟用(CE)接針來管理一組NAND記憶體之主機。在一項實施例中,該主機介面藉由使用CE信號選擇性地驅動不同之快閃記憶體,儘管虛擬化ECC NAND係由一更高密度之單個NAND晶片構成。虛擬化ECC NAND控制器26之內部邏輯將來自主機CPU 20之請求(其斷定該等CE中之一者)轉譯成一定址該NAND陣列之一部分之作業,以在所選NAND記憶體裝置本身所支援之位址循環中編碼該請求。應注意,主機CPU 20可具有一低於一原始NAND記憶體裝置所需循環數量之位址循環數量。同樣,該主機平臺可管理一與一原始NAND記憶體裝置之頁大小不同之頁大小且甚至使用不受該記憶體裝置支援之某些命令,例如一多平面作業或一快取作業。
例如,若該原始NAND記憶體裝置不支援多平面作業,則虛擬化ECC NAND控制器26可藉由兩個通道模擬此等命令。若該原始NAND記憶體裝置不支援快取作業,則虛擬化ECC NAND控制器26可藉助一內部乒乓緩衝器等模擬該等命令。此外,若該主機平臺需要一與原始NAND記憶體裝置之頁大小不同之頁大小,則虛擬化ECC NAND控制器26便會提供一其一頁大小及頁數不同於真實實體區塊之虛擬化實體區塊。
協定介面30係虛擬化ECC NAND控制器26中使用標準NAND通信協定與主機CPU 20通信之部分。協定介面30解譯任何所接收之命令且進一步導向以儲存主機所傳送之任何資料。此外,協定介面30管理NAND就緒/忙碌信號以考量ECC演算法之延時。協定介面30包含一內部緩衝器36以儲存主機CPU 20在一程式化作業期間所傳送之資料。遵循一確認命令,協定介面30將忙碌信號設定為低以避免任一種類之資料作業送往虛擬化ECC NAND控制器26。
緩衝器36之大小經適當挑選以縮減因ECC計算所引起之延時。在緩衝器大小合適之情形下,主機CPU 20可在一寫入作業期間開始發送一新頁而不等待先前快閃程式化作業結束。此時序優點將在一後續讀取作業期間發揮效益,且因此,在ECC引擎32計算當前頁上之冗餘之同時,即可自原始NAND擷取下一頁。
ECC引擎32係虛擬化ECC NAND控制器26中伺服以實施ECC演算法(其計算主機CPU 20所發送資料上之冗餘)之部分。該ECC演算法用於偵測及修正原始資訊在儲存、寫入至堆疊式記憶體24或自堆疊式記憶體24讀取期間發生之錯誤。該ECC演算法可實施多層、循環性、錯誤修正、可變長度數位碼來修正多個隨機錯誤型樣。如此,ECC引擎32可實施一BCH碼或一李德-所羅門演算法。
在一寫入作業期間,該ECC演算法計算主機所發送資料上之冗餘。一旦計算出該冗餘,即將其新增至主機資料且傳送至NAND快閃頁緩衝器。在一讀取作業期間,ECC引擎32重新計算來自原始NAND之資料上之冗餘,以便與先前儲存在快閃記憶體中之舊冗餘值進行比較。若兩個冗餘相等,則該資料係正確的且允許將其自協定介面緩衝器傳送至主機CPU 20。但是,若兩個冗餘不相等,則ECC引擎32修正資料位元之錯誤,之後便可將資料傳送至主機CPU 20。若錯誤數量高於ECC修正能力,則用信號通知主機CPU 20一讀取失敗。
NAND介面34係虛擬化ECC NAND控制器26伺服以藉由重新規劃先前自主機CPU 20接收之命令及位址兩者而與原始NAND通信之部分。因此,在一寫入作業中,自協定介面緩衝器傳送資料至所選快閃記憶體。以此功能,NAND介面34解碼該位址以將所接收之資料重新導向至所選NAND,且將資料加ECC冗餘之新有效負載發送至堆疊式記憶體24中之所選原始NAND。在此作業期間,該忙碌信號保持低且在原始NAND程式化作業結束時轉變至一高信號位準。
在一讀取作業期間,NAND介面34將資料自所選原始NAND傳送至協定介面30中之緩衝器36。同時,ECC引擎32處理資料以計算相關之同位檢查(parity),以便與自快閃儲存器讀取之冗餘相比較,且若需要,則進行位元修正。
當協定介面30具有一個晶片啟用接針,且NAND介面34具有多於一個晶片啟用接針時,對位址進行解碼以將該資料重新導向至該記憶體堆疊之所選原始NAND記憶體裝置。另一方面,當協定介面30具有比NAND介面34多之晶片啟用接針時,對該位址進行解碼以將該資料重新導向至原始NAND之正確部分,此取決於哪一晶片啟用為低。
藉由使用虛擬化ECC NAND控制器26在NAND快閃記憶體堆疊外部執行ECC演算法,就當前技術及記憶體裝置數量而言,可確保一靈活記憶體系統解決方案。事實上,虛擬化ECC NAND控制器26可繼續運作,而不論記憶體堆疊24中所包含之之非揮發性記憶體係SLC及/或MLC。此外,虛擬化ECC NAND控制器26能夠管理多個快閃NAND裝置且甚至容納具有不同縮小等級之記憶體裝置。亦應注意,虛擬化ECC NAND控制器26內之ECC修正能力之一改變不影響快閃NAND設計。另外,由於藉由圖3中所示架構所圖解闡釋之解決方案可一次選擇一個NAND記憶體裝置,因此與傳統堆疊式架構相比較減少了電力消耗。
由於新記憶體技術增加了一單個單元中所儲存之位元數量,因此亦增加了讀取、寫入及保持錯誤之機率。此使得使用更完整ECC演算法(其碼具有增加之修正本領)成為必須。為解決此等技術難題,應瞭解到目前為止,本發明所呈現之實施例提供一其中一單個控制器管理一NAND快閃記憶體堆疊連同執行ECC演算法之架構。此架構允許主機CPU使用一標準NAND協定驅動一具有一大無錯誤位址空間之單個記憶體系統。藉由在外部控制器中置入ECC修正能力,可在不必改變快閃遮罩之情形下促進對ECC演算法之改變。該外部控制器亦容許對控制器及NAND記憶體使用不同技術,且允許記憶體裝置具有不同之縮小等級。
儘管本文已圖解闡釋且闡述了本發明之某些特徵,然而熟習此項技術者現在將能想出許多修改、替代、改變及等效形式。因此,應瞭解,隨附申請專利範圍意欲涵蓋歸屬於本發明之真正精神內之所有此等修改及改變形式。
10...通信裝置
12...RF收發器
14...天線
16...處理器核心
18...處理器核心
20...主機CPU
22...系統記憶體
24...記憶體堆疊
26...虛擬化ECC NAND控制器
28...記憶體介面
30...協定介面
32...ECC引擎
34...NAND介面
36...緩衝器
本說明書之結論部分中已特別指出且清晰地主張了關於本發明之標的物。然而,結合閱讀附圖來參考以上詳細說明可最佳理解本發明之組織及運作方法兩者、以及其目的、特徵及優點。
圖1圖解闡釋一無線架構,其根據本發明併入有一虛擬化ECC NAND控制器以執行ECC演算法且管理一主機處理器與一NAND記憶體堆疊之間的資料傳送;
圖2圖解闡釋主機處理器至記憶體之介面,其中虛擬化ECC NAND控制器提供既執行ECC演算法亦管理對NAND記憶體堆疊之資料傳送之功能塊;及
圖3顯示虛擬化ECC NAND控制器之進一步細節。
應瞭解,為簡潔及清晰圖解闡釋起見,圖中所圖解闡釋之元件未必按比例繪製。例如,為清晰起見,可相對於其他元件誇大某些元件之尺寸。另外,在認為適當之處,重複參考編號來指示圖中對應或類似之元件。
10...通信裝置
12...RF收發器
14...天線
16...處理器核心
18...處理器核心
20...主機CPU
22...系統記憶體
24...記憶體堆疊
26...虛擬化ECC NAND控制器
28...記憶體介面
Claims (20)
- 一種耦合至一主機之儲存系統,該儲存系統包括:複數個NAND記憶體裝置,該複數個NAND記憶體裝置不在內部實施錯誤修正碼(ECC)演算法;及一在該複數個NAND記憶體裝置外部之控制器,該控制器向該主機輸出一虛擬化位址空間以允許該主機將該儲存系統作為一單一NAND記憶體裝置來驅動,即使該儲存系統包含複數個NAND記憶體裝置,該控制器進一步提供用於該複數個NAND記憶體裝置之每一者的一單一虛擬化ECC演算法。
- 如請求項1之儲存系統,其中該控制器實施一ECC演算法且不實施平均抹寫及損壞區塊管理之資料管理演算法。
- 如請求項2之儲存系統,其中該控制器包含一具有一緩衝器之協定介面電路,以減少因該ECC演算法之計算所引起之延時。
- 如請求項3之儲存系統,其中該協定介面電路管理一傳至該主機處理器之NAND就緒/忙碌信號以考量ECC演算法之延時。
- 如請求項1之儲存系統,其中該控制器管理該複數個NAND記憶體裝置之每一者之一不同於該主機之頁大小之頁大小。
- 如請求項1之儲存系統,其中該控制器改寫由該主機發出之不受該複數個NAND記憶體裝置支援之命令。
- 如請求項1之儲存系統,其中該控制器經組態以將自該 主機處理器所接收之資料重新導向至該複數個NAND記憶體裝置之所選之一或多者。
- 一種用以與一儲存系統中之複數個NAND記憶體裝置介接之控制器,該控制器包括:一協定介面電路,其用以與一主機處理器交換信號;一錯誤修正碼(ECC)引擎,其用以實施一ECC演算法;及一NAND介面,其用以管理該複數個NAND記憶體,該NAND介面經組態以模擬由該主機處理器發出之不受該複數個NAND記憶體裝置支援之命令,該NAND介面進一步經組態以一次提供電力至該複數個NAND記憶體裝置之所選之一者以用於節約該儲存系統之整體電力消耗。
- 如請求項8之控制器,其中該控制器係自一主機NAND介面至該複數個NAND記憶體裝置之一橋接器,其對該主機處理器選擇一ECC演算法以用於該儲存系統中具備之該複數個NAND記憶體裝置。
- 如請求項8之控制器,其中該控制器管理一來自該主機處理器之不同於該複數個NAND記憶體裝置之頁大小之頁大小。
- 如請求項8之控制器,其中該控制器提供一單一NAND介面至該主機處理器一虛擬化位址空間以允許該主機將該儲存系統作為一單一NAND記憶體裝置來驅動,即使該儲存系統包含該複數個NAND記憶體裝置。
- 如請求項8之控制器,其中該控制器包含一具有一緩衝器之協定介面電路以將資料傳送至該主機處理器,該緩衝器具有讀取一第二資料頁之緩衝能力以在一後續讀取作業中平行處理ECC演算法執行。
- 如請求項12之控制器,其中該協定介面電路管理一傳至該主機處理器之NAND就緒/忙碌信號以考量ECC演算法之延時。
- 一種管理一不在內部實施一錯誤修正碼(ECC)演算法之NAND記憶體裝置堆疊之方法,該方法包括:使用一控制器裝置之一協定介面區塊與一主機處理器交換信號以允許該主機處理器與一大無錯誤位址空間通信;藉由一嵌入該控制器裝置中之ECC引擎區塊實施一單一虛擬化ECC演算法;及藉由一嵌入該控制器裝置中之NAND介面區塊重新規劃自該主機處理器所接收之命令及位址兩者,而管理對該NAND記憶體裝置堆疊之資料傳送。
- 如請求項14之方法,其進一步包含藉由該協定介面區塊解譯自該主機處理器所接收之命令以導向對來自該主機處理器之資料之儲存。
- 如請求項14之方法,其進一步包含在該協定介面區塊中載入一緩衝器,該緩衝器具有讀取一第二資料頁之緩衝能力以在一後續讀取作業中平行處理ECC演算法執行。
- 一種包含多個NAND記憶體裝置之無線通信系統,該無 線通信系統包括:一收發器;一處理器,其具有第一及第二處理器核心,該處理器耦合至該收發器;及一錯誤修正碼(ECC)控制器,其具有:一嵌入式NAND介面區塊,其用以接收命令及位址且與該處理器交換信號;一ECC引擎,其用以實施一ECC演算法;及一NAND介面電路,其用以重新規劃自該主機處理器所接收之命令及位址兩者以導向與該等NAND記憶體裝置之資料傳送,該等NAND記憶體裝置不在內部實施該ECC演算法。
- 如請求項17之無線通信系統,其中該ECC控制器進一步包含一具有一緩衝器之協定介面電路以減少因該ECC演算法之計算所引起之延時。
- 如請求項17之無線通信系統,其中該ECC控制器允許該處理器在該ECC控制器將自該處理器所接收之資料重新導向至一所選NAND記憶體裝置時,將該等NAND記憶體裝置作為一單一NAND記憶體裝置驅動。
- 如請求項17之無線通信系統,其中該ECC控制器允許該處理器管理一不同於該等NAND記憶體裝置之一頁大小之頁大小。
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